Преобразователь позиционного кода в двоичный код
1. ПРЕОБРАЗОВАТЕЛЬ ПОЗИЦИОННОГО КОДА В ДЮИЧНЫЙ КОД, содержащий треугольную матрицу блоков деленил , первые входы делимого делителя первой строки которой соединены с входами преобразователя, выходы всех разрядов преобразователя, кроме старшего, соединены с выходами частного последних блоков деления всех строк треугольной матрицы, в -й строке которой
COOS СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН, (19) (И) 3(5п G 06 F 5/02 (i
OllHGAHHE ИЗОБРЕТЕНИЯ "
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ
I (21) 3400927/18-24 (22) 29.01.82 (46) 30.12.83. Бюл. 9 48 (7 ) В.И.Кочергин и С.В.Кульбицкий . (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР
9 317061, кл. G 06 F 5/02, 1971.
2. Патент США 9 3.535.500, кл. 235-. 155, опублик. 1970 (прототип) . (54) (57) 1 ° ПРЕОБРАЗОВАТЕЛЬ ПОЗИЦИОННОГО КОДА B ДВОИЧНЬ1И КОД, содержащий треугольную матрицу блоков деления, первые входы делимого делителя первой строки которой соединены с входами преобразователя, выходы всех разрядов преобразователя, кроме старшего, соединены с выходами частного последних блоков деления всех строк треугольной матрицы, в -й строке которой (j=l-k-l, где
k - число разрядов входного кода) выход частного -го -блока деления (j =2-k-i) соединен с вторыми входом делимого (!+1) -го блока деления (-й строки, а выход остатка соединен с первым вхбдбм делимого () -1)го блока деления (1+1)-й строки, выход остатка первого блока деления (-П строки соединен с вторым входом делимого первого. блока деления ((,+1)-й строки, о т л и ч а ю щ и йс я тем, что, с целью повыаения . быстродействия преобразователя, он содержит дополннзельный делитель на 2 (гдето удовлетворяет условиям .
2 зй 2, я - основание системы счисления входного кода), а каждый из блоков деления треугольной мат- рицы выйолнен в виде делктеля на 2 причем выход старшего разряда преобразователя соединен с выходом частного дополнительного делителя на 2 первый вход делимого которого соединен с выходом остатка блока деления на 2 К-й строки матрицы.
2. Преобразователь по п. 1, о тл и ч а ю шийся тем, что в нем делитель на 2 содержит первый и второй дешкфраторы пятифазного кода, четыре группы элементов И по пять в каждой группе, пятую группу из пяти двухвходовых элементов И, шестую группу из четырех трехвходовых элементов И, седьмую группу из восьми четырехвходовых элементов И и семь элементов ИЛИ, входы которых соединены с выходами элементов И соответствующих групп, прямые и инверсные, выходы первых четырех элементов ИЛИ » являются соответственно прямыми и инверсными выходами остатка делителя на 2, прямые и инверсные выходы пятого, шестого и седьмого элементов ИЛИ являются соответственно прямьмк и инверсными. выходами частотного делителя на 2, первые входы делимого которого являются входами первого и второго дешифраторов пятифазного кода, прямой вход первого разряда второго входа делимого ) елителя на 2 соединен с первыми входами первых элементов И с первой по седьмую групп, первьми входами второго и третьего элементов И пятой и седьмой групп, первым входом второго элемента И шестой группы и первьэ(входом четвертого элемента седьмой группы, инверсный вход первого разряда второго входа делимого делителя на 2 соединен с первымк входами вторых элементов И с первой по четвертую групп, четвертого и пятого элементов И пятой группы, третьего элемента И шестой группы.и с первыми входами с пятого по седьмой элементов И седьмой группы, первый вход четвертого элемента И шестой группы соединен с прямым входом второго разряда второго входа делимого делителя ка 2», вторые входы всех элементов И пятой, шестой и седьмой
1064276
15 групп соединены с соответствующими выходами второго дешифратора пятифазного кода, прямой и инверсный вы«. ходы которого являются прямык и инверсным выходами частотного делителя на 2, прямой вход второго разряда второго входа делимого делителя на 2 соединен с первыми входами третьих элементов И первой и третьей rpynn, вторыки входами первых элементов И второй и четвертой групп, четвертого элемента И четвертой . группы, третьими входами вторых элементов И шестой и седьмой групп и третьими входами четвертого, шестого и восьмого элементов И седьмой группы, инверсный .вход второго разряда второго входа делимого делителя на
2 соединен с перййми входами четвертого элемента И первой группЫ, третьего элемента И второй и четвертой групп, вторыми входами вторых элементов .И первой и третьей групп третьими входами первого, третьего и четвертого элементов И шестой группы и третьим . входами первого, третьего, пятого и седьмого элементов И седьмой группы, прямой вход третьего разряда второго входа делимого делителя на 2 соединен с первыми входами пятого элемента И первой группы, четвертых элементов И второй, третьей и четвертой групп, с вторыми входами первого и третьего элементов И третьей группы, третьим входом первого элемента
И четвертой группы и четвертыми входами третьего, четвертого и седьмого элементов И седьмой группы, инверсный вход третьего разряда второго входа делимого делителя на 2 сое- динен с первыми входами пятых элементов И второй, третьей и четвертой групп, вторыми входами четвертого элемента И первой группы, третьего элеИзобретение относится к вычислительной технике и может быть использовано в устройствах автоматики, цифровых системах управления электроприводами и в вычислительных устройствах.
Известно устройство для преобразования двоична-десятичных. чисел в двоичный код, выполненное.в виде прямоугольной матрицы, содержащей при преобразовании в (m+1)-й разрядный двоичный код m строк и (mls 2) столбцов десятичных делителей на два, причем выходы с весами 8", "4," 2 мента И второй группы, третьим входом второго элемента И первой группы и четвертыми входами первого„второго, пятого и шестого элементов И седьмой группы, прямой вход четвертого разряда второго входа делимого делителя на 2 соединен с вторыми входа-. ми .второго, третьего и пятого эле,.ментов. И четвертой группы, пятых элементов И второй и третьей групй третьим входам второго и третьего элементов И второй группы, второго элемента И третьей группы, четвертого элемента И первой группы и четвертым входом второго элемента И первой группы и является прямым выходом остатка делителя на 2, инверсный вход четвертого разряда втррого входа делимого делителя на 2 соединен с вторыми входами первого, третьего и пятого элементов И первой группы, четвертых элементов И второй и третьей групп, третьими входами первых элементов И второй и третьей групп, третьего элемента И третьей группы, четвертого элемента
И четвертой группы и четвертым входом первого элемента И четвертой группы и является инверсным выходам остатка делителя на 2, первый, второй, третий. и четвертый выходы первого дешифратора пятифазного кода соединены соответственно с четвертыми входами первого элемента И второй группы, четвертых элементов И четвертой и первой групп, второго элемента И третьей группы, пятый, .шестой, седьмой и восьмой выходы дешифратора пятифазного кода соединены соответственно с третьими входами первого элемента И первой группы, четвертого элемента И третьей группы, пятого элемента И второй группы и второго элемента И четвертой группы. любого i-ro десятичного делителя на два любого j-.го столбца соединены с входами разрядов тех же весов (i+1)-го десятичного делителя на. два того же столбца, а выход с весом 1 i-ro делителя на два j-ro столбца соединен с входом разряда с весом 10 (1+1)-го столбца (1).
Недостатком указанного устройства являются невысокое быстродействие и большие аппаратурные затраты.
Наиболее близким к предлагаемому является преобразователь позиционного кода в двоичный код, содержа1064276
10 щий треугольную матрицу делителей, разрядные входы делителей первой строки которой соединены с входами преобразователя, выходы которого соединены с выходами последних делителей всех строк треугольной матрицы (2).
Недостатки известного преобразователя состоят в относительно низком быстродействии и большом объеме .аппаратуры.
Цель - повышение быстродействия преобразователя.
Поставленная цель достигается тем, что преобразователь позиционного кода в двоичный код, содержащий треугольную матрицу блоков деления, первые входы делимого блоков деления первой строки которой соединены с входами преобразователя, выходы всех разрядов преобразователя кроме старшего, соединены с выходами частного последних блоков деления всех строк треугольной матрицы, в i-й строке которой (i=1-К-1, где
К - число разрядов входного кода), выход частотного j-го блока деления (j=2-К- i) .соединен с вторым входом делимого (j+1)-ro блока деления i-й строки, а выход остатка соединен с первым входом делимого (j 1)-го бло- 30 ка деления (i+1)-й строки,-выход остатка первого блока деления i-й строки соединен с вторым входом делимого первого блока деления (i+1)-й строки, содержит дополнительный де- 35 литель на 2 (где t удовлетворяет условиям 2 i n a 2, и -основание сисМ темы счисления входного кода, а каждый из блоков деления треугольной атрицы выполнен в виде делителя на 40
2, причем выход старшего разряда преобразователя соединен с выходом частного дополнительного делителя на 2, первый вход делимого которого соединен с выходом остатка блока 45 деления на 2 К-й строки матрицы.
Кроме того, делитель на 2 содержит первый и второй дешифраторы пятифазного кода, четыре группы элементов И по пять в каждой группе, пятую группу из пяти двухвходовых элемен-. тов И, шестую группу из четвертых трехвходовых элементов И, седьмую группу из восьми четырехвходовых элементов И и семь элементов ИЛИ, входы которых соединены с выходами 55 элементов И соответствующих групп, прямые и инверсные выходы первых четырех элементов ИЛИ являются соответственно прямыми и инверсными выходами остатка делителя на 2, пря- 60 мые и инверсные выходы пятого, шес-. того и седьмого элементов ИЛИ являются соответственно прямыми .и инверсными выходами частного делите ля на 2, первые входы делимого которого являются входами первого и второго дешифраторов пятифазного кода прямой вход первого разряда вто1
В рого входа делимого делителя на 2 соединен с первыми входами первых элементов И с первой по седьмую группы,.первыми. входами второго и третьего элементов И пятой и седьмой групп, первым входом второго элемента И шестой группы и первым входом четвертого элемента седьмой группы, инверсный вход первого разряда второго входа делимого делителя на 2
t соединен с первыми входами вторых элементов И с первой по четвертую групп, четвертого и пятого элементов И пятой группы, третьего элемента И шестой группы и с первыми входами с пятого по седьмой элементы И седьмой группы, первый вход четвертого элемента И шестой группы соединен с прямым входом второго разряда второго входа делимого делителя на
2, вторые входы всех элементов И
Ф пятой, шестой и седьмой групп соединены с соответствующими выходами второго дешифратора пятифазного кода, прямой и инверсный выхода которого являются прямым и инверсным выходами частного делителя на 2, пряс мой вход второго разряда второго входа делимого делителя на 2 соеДинен с первыми входами третьих элементов И первой и третьей групп, вторыми входами первых элементов И второй и четвертой групп, четвертого элемента И четвертой группы, третьими входами вторых элементов И шестой и седьмой групп и третьими входами четвертого, шестого и восьмого элементов И седьмой группы, инверсный вход второго разряда второго входа делимого делителя на 2 соединен с первыми входами четвертого элемента И первой группы, третьего элемента И второй и четвертой групп, вторыми входами вторых элементов И первой и третьей групп, третьими входа" ми первого, третьего и четвертого элементов И шестой группы и.третьими входами первого, третьего, пято. го и седьмого элементов И седьмой группы,,прямой вход третьего разря- да второго входа делителя делимого на 2 соединен с первыми входами пятого элемента И первой группы, четвертых элементов И второй, третьей и четвертой групп, с вторыми входами первого и третьего элементов И третьей группы, третьим входом перaoro элемента И четвертой группы и четвертыми входами третьего, четвертого и седьмого элементов И седьмой группы, инверсный вход третьего разряда второго входа делимого делителя на 2 соединен с первыми входами пятых элементов И второй, третьей .
1064276 и «eòýåðòoé групп, вторыми входами четвер того элемента И первой группы, третьего элемента И второй группы, третьим входом второго элемента И первой группы и четвертыми входами первого, второго, пятого и шестого элементов И седьмой группы, прямой вход четвертого разряда второго входа делимого делителя на 2 соединен с вторыми входами второго, третье- . го и пятого элементов И четвертой 10 группы, пятых элементов И второй и третьей групп, третьим входом второ. го и третьего элементов И второй группы, второго элемента И третьей группы, четвертого элемента И пер- f5 вой группы и четвертым входом второго элемента И первой группы и яв- ляется прямым выходом остатка делителя на 2, инверсный вход четвертого разряда второго входа делимого делителя на 2 соединен с вторыми входами первого, третьего и пятого элементов И первой группы, четвертых элементов И второй и третьей групп, третьими ходами первых эле- ъ5 ментов И второй и третьей групп, третьего элемента И третьей групйы, четвертого элемента И четвертой группы и четвертым входом первого элемента И четвертой группы и является .gp инверсным выходом остатка делителя на 2, первый, второй, третий и четt вертый выходы первого дешифратора пятифаэного кода соединены соответственно с четвертыми входами первого элемента И второй группы, четвертых элементов И четвертой и первой групп, второго элемента И третьей группы, пятый, шестой, седьмой и восьмой выходы дешифратора пятифазного кода 4О соединены соответственно с третьими входами первого элемента И первой группы, четвертого элемента И третьей группы, пятого элемента И второй группы и второго элемента И четвертой группы.
На фиг. 1 изображена функциональная схема преобразователя k --разрядного кода с основанием ni2 в двоичный код; на фиг. 2 — схема преобразователя трехразрядного пятифазного 5О кода в двоичный код; на фиг. 3 сигналы остатка Р, представленные в двоичном коде, которые выполняют функцию сигналов переноса в.строках матрицы делителей, и соответствую- 55 щие им цифры десятичного кода О, 1, 2,..., 15; на фиг. 4 и фиг. 5 блок-схема делителя на 2
На вход преобразователя (фиг.1) подается К-разрядное число А, пред- 6() ставленное в коде с основанием п.
Блок деления 1, выполненный в виде делителя на 2, осуществляет деление на 2 двух старших разрядов А< ! А1 причем t удовлетворяет усло вию 2t< с n c 2t Иа выходах долит»ля 1 формируютсн частное Гд и перенос Р . Затем .блок ? деления,, выполненный в виде делителя на 2 делит на 2 разряд А с учетом переноса
Р и на выходе делителя 2 формируются частное Е и перенос Р и т.д. до Aq. Полученный после первого деления на 2 перенос Р преобразуется в t разрядов двоичного кода последним делителем на 2 верхней строки матрицы. Аналогичным образом осуществляется следующий этап деления, для чего на делитель 1 второй строки матрицы подаются сигналы Е и Е9 и на выходе этого делителя формируются частное Г9 и перенос Q9 затем осуществляется деление Е4 с учетом Q >и т.д, а остаток Q преобразуется в t разрядов двоичного кода последним делителем второй строки матрицы. Последовательное деление на 2 осуществляется делителями строк матрицы до тех пор, пока частное от последнего деления Х) не будет меньше 2 . С помощью отдельного делителя 3 осуществляется преобразование Х в двоичный код.
Преобразователь пятифазного кода в двоичный (фиг. 2) состоит из делителей 1 и 2, образующих треугольную матрицу, каждый из которых осуществляет деление на 2 =16, и делителя 3.
Основание кода n=10 (n=2m, m — число фаз многофазного кода) выбрано как наиболее распространенное и удобное для рассмотрения принципов построения преобразователей. Делитель 1 производит деление двух разрядов пятифазного кода А и А, Е и Е на 16 и формирует сигналы частного Е и F, представленные в пяти-. фазном коде, и сигналы переноса Pq и Qq в последующий делитель строкн матрицы, которые представляют собой четырехразрядный двоичный код. Делитель 2 делит на 16 третий разряд А> с учетом переноса Pg . Второй выход
Е делителя 2 подключен к второму входу делителя 1 второй строки матрицы, на первый вход которого по- даются пятифазные сигналы Еу с второго выхода р:,елителя 1 первой строки. Двоичные сигналы Q с первого выхода делителя 1 второй строки матрицы noABIOTCSI HB BbIXoJR4 14, f5 4 и f> преобразователя. Второй выход делителя 1 второй строки подключен к входу делителя 3, выходы которого соединены с выходами (и 6р преоб В разователя. Делитель 3 преобразует пятифазный сигнал F a дна разряда двоичного кода, поскольку для преобразования максимального трехразрядного десятичного числа A „ =-999 в двоичный код требуется не более десяти двоичных разрядс>в.
1064276
Каждый иэ делителей 1 и 2 можно представить в виде четырех последо вательно соединенных делителей
4 — 7 (фиг., 2), осуществляющих деление на два. Каждый из делителей
4-7 делит на два множество цифр пятифазных сигналов А, В, С, D3 с учетом соответствующего сигнала переноса Р, Р, Р, Рг. На двоичном
О 1 г выходе делителей на два Формируютcs cBrBane nepesoca P>, P>, P> P> .10 в последуюший делитель дайной строки матрицы,,а на втором выходе - пятифазные сигналы В9, С9, D, Е9 частного.
Используя фиг. 3, на которой,иэоб 15 ражены сигналы двоичного кода Р и. сигналы пятифазного кода а1, аг,..., а, получани логические выражейия для сигналов переноса Р и пятифазных сигналов частного.Е9,, которые 20 формируются делителем 2 (фиг. 2) на шестнадцать.
Сигнал переноса первого разряда
Р представляет собой множество нечетных чисел„сигнала А9, которые обоэначеныв М, 3, 5, 7, 9. Действительно, Р5 =1 только тогда, когда делятся на дсе нечетные цифры пятифазного сигнала A .. Таким образом, .е л
Р9=М 3,5,7 9=айаг+ а а4+ а4аУ+ 30 г Ъ а4 9 (1)
Сигнал в первой фазы В представляет собой множество цифр
М < 4 1.5 =1b+2b+ ° ° ° +5b
При отсутствии Р2 сигнал в — - 1 при о делении на два множества цифр
М» < ., 9 При Рг=1 сигнал В(=1 для
О
Мои, так как деление с учетом перейоса означает деление на два чисел 10 4 и 114 . Рассуждая аналогич ным образом, получают
4 о а в, РоМ + +Р М . ° ° ° +9 + 2 4+«" +9 (2)
B9 — Р2 Mgt.. «.9 +Р2Мр „, +9 л
By -Р2 Мо + P2 М S+9 1 в —.P
45 л- а — 4 гд. M»t ... +, =М.„,.
M(t " 9 ™О+ .+з Ив+9 ™о« .«7
Сигнал переноса второго делителя. на два с учетом (1) (50
Р =в,вг+в9в4+ в„в9+вгв9+В4в °
Подставляя (2) " и. выполнив преобразования, получают о 4 4 0 4 4
Р5=,Р2 (М, + ™5«г) +Рг (М +М4+в
+М8+9 ) (3)
Сигналы фаэ С можно выразить через . 55 множества цифр сигналов В, используя (2) в
С2 =Р1М +„. > 9 +Рг™ + „. т9 Сд. Р2 Мз+9 +Р2 М8« С5=Р, . учитывая, что. в М2«...«9=в г+В5 М9«- 9 =в4 +Вв, в Mg«, .«9 В«В5, Мв q= В5 ю и выполнив преобразования, имеют <*Р2(Р2™gq... ö)+ Рг Р2 М4+ "t«9 о а -о Сг = Р.2 Рг М8 «9) 9 Рг Р 2 М 8+ о 4 s -4 -О СЗ=Р2Р2 М2«, +9 Рг(Мг«, +9 Рг), (4) С4-" 2Р2М6«+9+Рг(Р2+М6 t9) «" С,=Р2. Сигнал переноса третьего разряда Р представляет собой множество нечет9 ных цифр. сигналов С, т. е. 2 Рв =с«с2 сзГ4 «с«сз t(:2 y+ с4с в -« — а о А =Рг(ро2М4+„.+(«Р. Мг« -tSl= (Ч Аналогичнйм. оБразом можно получить сигналы фаз (1,(, (11,..., (35 и сигнал пе1.еноса четвертого разряда Р>, ко9 торый представляет собой множество нечетных цифр сигналов D. Затем, выражая сигналы фаз Е через D, нетрудно получить логические формулы для сигналов фаз е(, ег, ° °,, e>, как функции сигналов A и Рг«. Опуская промежуточные преобразования, записывают логические форйулы для сигналов фаэ Е и сигналов переноса Р для» -того делителя на шестнадцать.рз(p2 p< p М4 - P>о2 «(о в+.-+9)«;,;«;(Р« мв, «9l) „...,„,,.; „;., Р- „М,,91, 3 «-(«-«(-««-« 4+91 «-((«-« «-«Р;.1 Qt9l) Е=Р Р. P Р. «-«™4, tiltЫ, «Я.«t «t9gt„.t9)) (6) „о 1«+ 4,9,5,7.9 > 4 о 4 4 t 4 Р; = Р„,(М1« М „-() <;1(Ot1™4%5 в+9) J 2 — « -о 4 - о А « (pO @4 Р. =Р- (Р. «М4,. «9+Pi 1Ìã«" +5)+P«-t(«-s 4«...tt . о 4 Р2 (2«"-«5) j +Р а "9) Р-(P4„4i (;Мг °" ЧВ ) На основе (6) и (7) составляют таблицы чисел размерами 10х16 Клеток, в каждой клетке которых записа но одно число (фиг. 4). Табл. 1 пред" назначена для определения множества цифр сигналов Е и заполняется слева направо и сверху вниз цифрами от 0 до 9 по 16 одинаковых цифр йодрядл Для определения множества, например, сигнала е, .нужно иметь в виду, что е,(пятифаэного кода состоит из цифр 1, 2, 3, 4 и 5 (фиг. 3). Множество е(Выделено в табл. 1 утолщенной линией..Аналогичным образом можно определить множество eg, которое состоит из цифр 2, 3, 4, 5 и б и т.д. 1064276 5 40 Каждое множество е, представляет собой площадь плоскостной фигуры Г табл. 1, которую нетрудно определить при помощи сигналов пятифазного кода (сигналы частного) и сигналов двоичного кода (сигналы переноса), которые изображены рядом с таблицами на фиг. 4. Таким образом, табл. 1 позволяет получить аналитические выражения (6) без вывода и промежуточных преобразований. Таблица 2 (фиг. 4) предназначена для определения сигналов переноса. Она заполняется слева направо и сверху вниз числами О, 1, 2, ° ва15е Порядок заполнения таблицы следующий: О, 1, 2,..., 14, 15, О, 1, 2 и т.д. Из этой таблицы несложно получить множество всех сигналов переноса. Например, сигнал переноса третьего разряда состоит из цифр 8, 9,..., 15. Объединяя эти цифры в табл, 2, получим множество рЗ (об« ведено утолщенной линией и заштриховано ) . Эта таблица -. чкже поз воляет полу чить выражения для сигналов. переноса (7) без промежуточных преобразований., используя выражения (6) и (7) каждый делитель на 16 можно представить в виде двух блоков — блока формирования частного (сигналов Е) и блока формирования переноса или остатка (сигналы Р). Делитель на 2 (фиг. 5) состоит из первого дешифратора 8, пятифазного кода, элементов И 9-13, элемента ИЛИ 14, элементов И 15-19, элемента ИЛИ 20, элементов И 21-25> элемента ИЛИ 26, элементов И 27- 31, элемента ИЛИ 32. Элементы И 9-13, 15-19,21-25,27-31 образуют четыре группы элементов И. Дешифратор 8 формирует множества цифр сигнала А, участвующие в формировании сигналов Е Д М,„,+р —— а +а, Мч,...+ч =а4+ад; М4„,„,+ч =а, ар,. (8) Дешифратор 8 имеет пять входов на которые подаются фазы разряда либо входного числа A если данный делитель расположен в верхней строке матрицы (фиг. 2), йибо сигналы частного с предыдущего делителя данного столбца матрицы..Восемь множеств цифр с выхода дешифратора подаются на входы соответственно элементов И 16, 28, 11, 23, 19, 31, 13 26 на другие входы которых, а также на входы остальных элементов И подаются прямые и инверсные сигналы переноса с предыдущего делителя на 16 данной строки матрицы делителей. Сигналы переноса представлены в двоичном коде. Выходы элементов И каждой группы объединены пятивходовыми элементами ИЛИ, прямой и инверсный выходы которых являются выходами одной иэ фаз частного. Выходы сигналов пятой фазы е =Р„., e3 =P <,. р Формирование сигналов переноса в делителе на 2 реализующее (7) осуществляется при помощи второго дешифратора 33 пятифазного кода (фиг.5) трех элементов И 34-38, элемента ИЛИ 39, элементов И 40-43, элемента ИЛЙ 44, элементов И 45-52 и элемента ИЛИ 53. На вход дешифратора 33 подаются пятифазные сигналы а», а, а>, а4, а4. Формирование множеств на выходе дешифратора осуществляется по формулам М, =а а4,. М, =а1а3, М7„— - Й2,.„+р =ад а,. М + — — а4 а, М„,„, =а ар,. М „, g =а1а . Формирование остальных множеств осуществляется по формулам (8) . Выходы элементов И каждой группы объединены элементами ИЛИ, на выходах которых формируются сигналы переноса P;, P, Р „., Р,, P;, P; в следующий делитель данной строки матрицы. Сиго -о нал переноса Р„, Р, младшего двоичного разряда формируется в дешифра- торе по формуле (1). Делитель 1 (фиг. 2) отличается, от рассмотренного тем, что на оба его входы подаются пятифаэные сигналы. Поэтому таблицы (фиг. 4) для такого делителя имеют размеры 01510 клеток и представляют собой верхнюю часть таблиц фиг. 4. Логические выражения, описывающие этот делитель, можно получить из (6) и (7), выразив сигналы переноса Р 1 через сигналы пятифазного кода. Для этого можно использовать фи . 3, либо подставить в (7) Р„< Р; =Р„=O. Делитель 3 (фиг. 2) осуществляет преобразование пятифазных сигналов Р4 с выхода делителя предыдущей стро ки матрицы в два разряда двоичного кода 88 и 04 . Поскольку вход переноса у де )ителя 3 отсутствует, то Р—— Р =Р: =Р =О и выражения (7) принимают вид 3 4+ 1 5 f2f34 f4f ! 3 Р 2 4 1 j где f — фазы сигналов F4, Преобразователь пятифазного кода в двоичный (фиг. 2) работает следующим образом. Пусть на вход преобразователя подано десятичное число A=935, т.е. А(=9, А =3, Ау=5. Делитель 1 первой строки матрицы осуществляет деление двух старших разрядов, т.е..числа 93 на 16. Откладывая цифру 9 по вертикали, а цифру 3 по горизонтали, находим Е,=5 (табл. 1). Таким же образом (табл. 2.) определяем, что о Pg =13, т. е. Р =1, Р2 =О, Р2 =1. 1064276 Продолжение табл. 1 4 а 2 а l3 5 55 Делитель 2 делит число 135 на 16. По таблицам определяем, что Е =8, Р =7. Значения сигналов Р> представ ляют собой четыре младших разряда выходного ода Р =14=1у P>=li lg Р *1 =1; P = э=О. Делитель 1 втоРой строки матрицы делит на 16 число 58. Go таблицам находим F =3 Я, =10,т.е. Ц2=Х =0; Q> 4=1; (4-36=0у 7 3 10 Делитель 3 преобразует Fg в два разряда выходного кода P>l8-1ó R>=ly =1.- Итак, полученное двоичное 4» число L=l l 1010 0111 Построение трехраэрядного. преобразователя шестифаэного кода (п12) в двоичный код, показано на фиг. 2. Определяют последовательность опера- ций при построении преобразователей кода любого вида с любык основанием . в двоичный код. 20 . На основании общей функциональной схемы (фиг. 1) определяют функциональную схему устройства (фиг.2) ° Выбирают вид кода, в котором будут представлены сигналы Еу,,Ез, Уз- 25 шестифазный код. Сигналы переноса всегда представлены в двоичном коде. Ф-4 ,Определяют t из условия 2 + na2 . В данном случае t 4. .Составляют таблицы размерами 30 (п) 2 ) чисел для определения сигналов частного и переноса Таблицы для преобразователя шестифазного кода в дВоичный приведены на фиг. 7; Заполнение их производится таким же образом, как .и таблиц фиг.. 4, с учетом другого основания кода. По таблицам фиг. 7 определяют мно жества сигналов Е и Р, записывают логические. выражения этих сигналов. 40 Go Логическим выражениям строят прин. ципиальные схемы блока формирования частного и блока формирования переноса (Ьстатка), из которых состоят делители матрицы. T á 21 è ö à 1. О 1 2 3 4 5 6 7 8 9 о о о.о о о О о 0 о о О. О О О О О -1 1 1 1, 1 МАМ Ia Ы ° Ю 1 1 1 1 1 1 1 1 1 1 2 1 1 2 2 2 2 2 2 2 2 3 Определяют количество разрядов Z выходного двоичного числа из условия и 6 2, где к - количество разря2 дов преобразуемого числа. В рассмотренном примере Z=ll. Определяют количество двоичных разрядов иа выходе делителя 3 по формуле В =Z-(к-1)1=11 -2 М4-3. Записывают логические выражения для делителей 1 и 3, которые определяют их принципиальные схемы. Преобразуют в двоичный код число A =8.11.10, представленное в коде 9 основанием 12 (в десятичном коде A=1294). Для делителя 1 первой стро- ки матрицы по таблицам определяют Е 6, Р = ll. Делитель 2 осуществляет деление числа 11.10 на шестнадцать. По таблицам находим Е4=8, Р =14. Для делителя 1 вторые строки матрицы (входное число 6.8) F> =5, Q =0. Выходное число преобразователя L=101 0000 1110. При использовании предлагаемого устройства упрощение преобразователя достигается путем уменьшения количества этапов последовательного деления преобразуемого числа a t раэ. Кроме того, формирование сигналов переноса каждым делителем, которые для последнего. столбца.марицы делителей являются выходными сигналами преобразователя, осуществляется в двоичном коде. Каждый делитель в предлагаемом преобразователе представляет собой трехуровневую комбинационную логи- . ческую.схему. Максимальное количество логических уровней в преобразователе (фиг. 2) равно 10, следовательно, время преобразования при исполь- зовании микросхем быстродействующих.серий будет составлять 100-150 мс, что по сравнению с известньм преобра. зователем обеспечивает повыаение быстродействия. 2 2 2 2 2 2 2 2 3 3 4 3 3 3 3 3 3 3 3 3 3 5 3 3 3 3 4 4 4 4 4 4 6 4 4 4 4 4 4 4 4 4 4 7 5 5 5 5 5 5 .5 5 5 5 8 1 4 1064276. 13 Продолжение табл. 1 5 5 5 5 5 5 6. б 6 6 9 6 б б 6 6 6 б 6 б б 10 6 6 7 7 7 7 7 7 7 7 ll 7 7 7 7 7 7 7 7 8 8 12 8 8 8 8 8 8 8 8 8 8 13 8 8 8 8 9 9 9 9 9 9 14 9 9 9 9 9 9, 9. 9 9 9 15 Таблица 2 01234 567 8 9 0 1 2 3 4 5 б 7 8 9 0 10 11 12 13 14 15 0 1 2 3 .1 4 5 6 . 7 8 9 lO ll 12 13 2 14 15 0 1 .2 3 4 5 б 7 3 8 9 10 ll . 12 13 14 15 0 1 4 2 3 . 4 5 6 7 8 9 10 11 5 12 13 14 15 0 1 2 . 3 4 5 . 6 б 7 8 9 10. 11 12, 13 14 15 7 1064276 Продолжение табл. 2 0 1 2 3 4 5 б 7 8 9 8 У 10 11 .12 ..13 14 15 0 1 2 3 9 Ъ 4 5 б 7 8 9 10 ll 12 13 .10 14 . 15 0 1 2 3 4 5 б 7, 11 8 9 10 11 12 13 14 15 0 1 12 2 3 4 5 б 7 В 9 10 11 13 12 13 14 15 0 1 2 3 4 5 14 ! б 7 8 . 9 10 11 12 13 .14 15 15 Таблица 3 ««Ю«« « «\ 1 0 1 2 3 .4 5 6 7 8 9 10 ll 0 0 0 0 0 0 0 .0 О. 0 0 0 0 0 0 0 0 1 1 1 1 1 1 l 1 1 1 1 1 1 1 1 1 -1 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 3 3 3 3 3 3 3 3 3 3 3 3 3 4 с 3 3 3 .3 4 4 4 4 4 4 4 4 5 . 4 4 4 4 4 4 4 4 5 5 5 5 б 1064276 17 Продолжение табл, 3 5 5 5 5 5 5 5 5 5 5 5 5 7 б 6 6 6 6 6 6 6 б б б 6 8 6 б б 6 7 7 7 7 7 7 7 7. 9 7 7 7 7 . 7 7 7 7. 8 8 8 8 10 8 8 8 8 8 8 8 8 8 8 8 8 ll 9 9 9 9 9 9 9 9 .9 9 9 9 12 9 9 9 9 10 10 10 10 10 10 10 10 13 10 10 10 10 10 ll 1 1 11 11 14 11 11 11 11 11 11 11 11 11 11 11 11 15 Таблица 4 0 1 2 3 4 5 6 7 8 9 10 11 0 1 2 3 4 5 6 7 8 9 10 11 0 8 9 10 11 12 13 14 15 .0 1 2. 3 2 г 4 5 6 7 8 9 10 11 12 13 14 . 15 3 0 1. 2 3 4 5 б 7 8 9 10 11 4 12 13 14 15 0 1 2 3 4 5 6 7 5 Р 12 13 14 15 0 1 2 3 4 5 6 7 1 8 9 10 . 11 12 13 14 15 0 1 2 3 б «ее«ее« ° в 4 5 б - 7 8 9 10 11 12 13 14 .15 7 0 .1 2 . 3 4. 5. б 7 8 9 10 11 8 а. еее ееее еюа е «Еееее»аав еа юеею е Ю«В ева»в юав ° в»а ю а»ею»а юа»» е ° в ю е е е ав ее е а юе Ее«ее а»ю »а« ее ее ва еав» «ее вееаве»ав 0 1: 2" 3 4 5 б 7 .8 9. 10 11 12 юваеюавваваююю В ююваюююа» В«ааа 12 13.14 15 О. 1 2 . 3 4 5 6 7 13 ю ю аа ° Веееаааавее е S««a» е ю 0 1 .2 3 14 юю»аю ю»аюююююа»вамю» ю ав »а ю е аа е аа Je е »в»В ю ааа е е е ю е» ее«ее« е ° 1064276 l2 13 14. 15 . О, 1 2 3 8:...9- 10 ..) l 12 3.3 14 15 4 5,6 7:8 9 10 11 8 9 10 ll 12 .13 14 15 4 .5 б - 7 8 9 10 11 " Продолжение табл. 4 4 5 б 7 .9 0 1 2 3 10 12 13 14 15 11 12 .13 14 . 15 15 1064276 ° ° ° ° ° ° ° ° ° ° ° ° 1064276 O) т т 1064276 Eg С1 Составитель М. Аршавский Редактор A. Власенко Техред Е. Гергель Корректор О.Тигор, Заказ 10532f49 Тираж 706 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Иасква, ж-35, Раушская наб., д. 4/5 4; а! tg Fg @ив. 1 Филиал ППП Патент, г.Ужгород, ул.Проектная, 4 1у
