Буферное запоминающее устройство

 

БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блок памяти, информационные входы которого подключены к выходам элементов И первой группы, а информационные выходы соединены с первыми входами элементов И второй группы и входами сумматора по модулю два, адресные входы блока памяти подключены к выходам блока формирования адреса, вход управления блока памяти соединен с первым входом блока формирования адресаи шиной УПРАВЛЕНИЕ, второй вход блока формирования адреса подключен к вторым входам элементов И первой группы, шине КОД ОПЕРАЦИИ и входу первого элемента НЕ, выход которого соединен с вторыми входами элементов И второй группы и третьим входом блока формирования адреса, отличающееся тем, что, с целью повышения его надежности, оно содержит второй -элемент НЕ, первый и второй блоки элементов И, причем вход второго элемента НЕ подключен к выходу сумматора по модулю два и первому входу второго блока элементов И, выход второго элемента НЕ соединен с первым входом первого блока элементов И, второй вход которого подключен к выходу первого элемента НЕ, вход котоI рого соединен с вторым входом второго блока элементов И, третий вход которого сое (Л динен с третьим входом первого блока элементов И и шиной СИНХРОНИЗАЦИЯ, выходы первого и второго блоков элементов И соответственно являются первым и вторым управляющими выходами устройства. О5 ел 00 оо СХ)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ÄÄSUÄÄ 1065888 А э(5)) G 11 С 19/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

fizz ., у .

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3477915/18-24 (22) 04.08.82 (46) 07.01.84. Бюл. № 1 (72) В. М. Гриць, В. С. Лупиков, С. С. Спиваков и Б. С. Маслеников (53) 681. 327.6 (088.8) (56) 1. Авторское свидетельство СССР № 439810, кл. G 11 С 11/00, 1975.

2. Авторское свидетельство СССР № 822293, кл. G 11 С 17/00, 1981.

3. Авторское свидетельство СССР № 822287, кл. G 11 С 9/00, 1981 (прототип) . (54) (57) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО, содержащее блок памяти, информационные входы которого подключены к выходам элементов И первой группы, а информационные выходы соединены с первыми входами элементов И второй группы и входами сумматора по модулю два, адресные входы блока памяти подключены к выходам блока формирования адреса, вход управления блока памяти соединен с первым входом блока формирования адреса. и шиной УПРАВЛЕНИЕ, второй вход блока формирования адреса подключен к вторым входам элементов И первой группы, шине

КОД ОПЕРАЦИИ и входу первого элемента НЕ, выход которого соединен с вторыми входами элементов И второй группы и третьим входом блока формирования адреса, отличающееся тем, что, с целью повышения его надежности, оно содержит второй элемент НЕ, первый и второй блоки элементов И, причем вход второго элемента НЕ подключен к выходу сумматора по модулю два и первом входу второго блока элементов И, выход второго элемента HE соединен с первым входом первого блока элементов И, второй вход которого подключен к выходу первого элемента НЕ, вход которого соединен с вторым входом второго бло- ф ка элементов И, третий вход которого соединен с третьим входом первого блока элементов И и шиной СИНХРОНИЗАЦИЯ, выходы первого и второго блоков элементов И соответственно являются первым и вторым управляющими выходами устройства.

1065888

Изобретение относится к вычислительной технике и может быть использовано при построении буферных запоминающих устройств каналов и устройств обмена.

Известно буферное запоминающее устройство, содержащее блок памяти, блок формирования адреса и блок анализа степени заполнения об.ьема (1).

Однако данное устройство обладает низкой надежностью,из-за возможности получения недостоверной информации.

Известно также буферное запоминающее устройство, содержащее блок памяти, регистры числа, блок формирования адреса, сумматор, блок сравнения и позволяющее контролировать правильность работы блока формирования адреса, а именно счетчиков адреса записи, адреса чтения и объема (2).

Недостаток известного устройства сложность схемной реализации, что снижает надежность устройства. Кроме того, в таком устройстве осуществляется контроль функционирования блока формирования адреса, но не ведется контроль правильности записи и чтения данных по этим адресам.

Наиболее близким к предлагаемому является буферное запоминающее устройство, содержащее блок памяти, информационные входы которого подклЮчены к выходам элементов И первой группы, а его информацион.ные выходы соединены с первыми входами элементов И второй группы и входами сумматора по модулю два, адресные входы блока памяти подключены к выходам блока формирования адреса, вход управления блока памяти соединен с первым входом блока формирования адреса и шиной УПРАВЛЕНИЕ, второй вход блока формирования адреса подключен к вторым входам элементов И первой группы, шине КОД

ОПЕРАЦИИ, к входу первого элемента НЕ, выход которого соединен с вторыми входами элементов И второй группы и третьим входом блока формирования адреса (3).

Указанное устройство характеризуется отсутствием контроля за правильностью формирования адресов записи и чтения и правильностью выполнения этих операций, что снижает его надежность.

Цель изобретения — повышение надежности устройства.

Поставленная цель достигается тем, что в устройство, содержащее блок памяти, информационные входы которого подключены к выходам элементов И первой группы, а информационные выходы соединены с первыми входами элементов И второй группы и входами сумматора по модулю два, адресные входы блока памяти подключены к выходам блока формирования адреса, вход управления блока памяти соединен с первым входом блока формирования адреса и

55 шиной УПРАВЛЕНИЕ, второй вход блока формирования адреса подключен к вторым входам элементов И первой группы, шине

КОД ОПЕРАЦИИ и входу первого элемента НЕ, выход которого соединен с вторыми входами элементов И второй группы и третьим входом блока формирования адреса, введены второй элемент НЕ, первый и второй блоки элементов И, причем вход второго элемента НЕ подключен к выходу сумматора по модулю два и первому входу второго б ока элементов И, выход второго элемента НЕ соединен с первым вход.,о» первого блока элементов И, второй вход которого подключен к выходу первого элемента НЕ, вход которого соединен с вторым входом второго блока элементов И, третий вход которого соединен с третьим входом первого блока элементов И и шиной СИНХРОНИЗАЦИЯ, выходы первого и второго блоков элементов И соответственно являются первым и вторым управляющими выходами устройства.

На фиг. 1 изображена структурная схема буферного запоминающего устройства; на фиг. 2 — временная диаграмма работы устройства.

Буферное запоминающее устройство содержит блок 1 памяти, информационныс входы которого подключены к выходам элементов И 2 первой группы, а его информационные выходы соединены с первыми входами элементов И 3 второй группы и входами сумматора 4 по модулю два. Адресные входы блока 1 памяти подключены к выходам блока 5 формирования адреса. Шина 6

КОД ОПЕРАЦИИ соединена с вторыми входами элементов И 2 первой группы и с вторым входом блока 5 формирования адреса. Вход управления блока 1 памяти подключен к шине 7 УПРАВЛЕНИЕ и первому входу блока 5 формирования адреса. Вход первого элемента НЕ 8 соединен с шиной 6

КОД ОПЕРАЦИИ, а его выход подключен к третьему входу блока 5 формирования адреса и вторым входам элементов И 3 второй группы. Вход второго элемента НЕ 9 соединен с выходом сумматора 4 по модулю два, а его выход подключен к первому входу первого блока элементов И 10, второй вход которой соединен с выходом первого элемента НЕ 8. Первый и второй входы блока элементов И 11 соответственно подключены к выходу сумматора 4 по модулю два и входу первого элемента НЕ 8. Третьи входы первого 10 и второго 11 блока элементов И подключены к шине 12 СИНХРОНИЗАЦИЯ.

Блок 5 формирования адреса содержит счетчики адреса записи и чтения. элементы ИИЛИ, элементы И, пример реализации которого приведен в (2). На диаграмме (фиг. 2) приведена последовательность сигналов 13—

15 соответственно на шинах КОД ОПЕРА1065888

ЦИИ, УПРАВЛЕНИЕ И СИНХРОНИЗАЦИЯ.

Буферное запоминающее устройство работает следующим образом.

Перед началом работы в блок 1 памяти заносится нулевая информация. Это обеспечивается выполнением операции записи по всем адресам блока 1 памяти при низком уровне сигнала по шине 6 КОД ОПЕРАЦИИ.

При выполнении операции записи данных на шине 6 КОД ОПЕРАЦИИ устанавливается высокий уровень сигнала 13, который обеспечивает подключение к адресным входам блока 1 памяти адреса записи с выхода блока 5 формирования адреса, а к информационным входам блока 1 памяти через первую группу элементов И 2 подключаются информационные шины. Информация, подлежащая записи в блок 1 памяти, должна сдержать нечетное количество единиц, включая контрольный разряд. При записи данных в блок 1 памяти под воздействием низкого уровня сигнала 14 на шине 7 УПРАВЛЕНИЕ вначале осуществляется чтение данных из блока 1 памяти по адресу записи. Считанные данные суммируются по модулю два на сумматоре 4 по модулю два (контролируются на четность) .

Выходной сигнал сумматора 4 по модулю два поступает на первый вход второго блока элементов И 11, на втором входе которой присутствует высокий уровень сигнала с шины 6 КОД ОПЕРАЦИИ. При поступлении высокого уровня сигнала 15 на шине 12 СИНХРОНИЗАЦИЯ и при чтении из блока 1 памяти информации, содержащей нечетное количество единиц, на выходе блока элементов И 11 появляется сигнал сбоя.

После чтения данных из блока 1 памяти под воздействием высокого уровня сигнала 14 на шине 7 УПРАВЛЕНИЕ осуществляется запись данных с входных информационных шин в блок 1 памяти по адресу, сформированному на выходах блока 5 формирования адреса. По окончании операции записи данных (по заднему фронту сигнала по шине 7 УПРАВЛЕНИЕ) осуществляется модификация адреса записи в блоке 5 формирования адреса.

При выполнении операции чтения данных из блока 1 памяти на шине 6 КОД ОПЕРАЦИИ устанавливается низкий уровень сигнала 13, который обеспечивает подключение к адресным входам блока 1 памяти адреса чтения с выхода блока 5 формирования адреса. При чтении информации, также как и при ее записи, под воздействием низкого уровня сигнала 14 на шине 7 УПРАВЛЕНИЕ осуществляется чтение данных из блока 1 памяти по адресу чтения. Считанные данные через открытые элементы И 3 второй группы поступают на выход устройства, а

5 !

15

20 Таким образом, при работе буферного

55 также считанные данные суммируются по модулю два на сумматоре 4 по модулю два (контролируются на нечетность) и результат суммирования через элемент НЕ 9 поступает на первый вход блока элементов И 10. При поступлении высокого уровня сигнала 15 на шине 12 СИНХРОНИЗАЦИЯ и при чтении из блока 1 памяти информации, содержащей четное количество единиц, на выходе схемы И 10 появляется сигнал сбоя. После чтения данных из блока 1 памяти под воздействием высокого уровня сигнала 14 на шине 7 УПРАВЛЕНИЕ осуществляется запись нулевой информации с выходов элементов

И 2 первой группы в блок 1 памяти по адресу чтения. По окончании операции записи данных (по заднему фронту сигнала на шине 7 УПРАВЛЕНИЕ) осуществляется модификация адреса чтения в блоке 5 формирования адреса. запоминающего устройства при выполнении операции записи по всем адресам блока 1 памяти записывается информация, содержащая нечетное количество единиц. При выполнении операции чтения считанные данные проверяются на нечетность и, в случае чтения данных с четным количеством единиц, формируется сигнал сбоя на выходе схемы И 10, т.е. на первом управляющем выходе устройства. В связи с тем, что при выполнении операции чтения осуществляется запись нулевой информации, то после чтения данных по всем адресам блока 1 памяти в нем будет записана нулевая информация. При последующей записи по всем адресам блока 1 памяти в каждом цикле непосредственно перед записью проверяется условие чтения из ячейки памяти нулевой информации. При невыполнении этого условия на выходе блока элементов И 11, т.е. на втором управляющем выходе устройства, формируется сигнал сбоя.

Введение такого функционального контроля позволяет, наряду с обнаружением сбоев блока 1 памяти, фиксировать ошибки в формировании адресов записи и чтения, а также сбои, происходящие при выполнении этих операций. Так например, при сбое в формировании теку щего адреса записи в сторону увеличения в блоке 5 формирования адреса в некоторой области блока 1 памяти, определяемой разрядами, в которых произошел сбой, остается записанной нулевая информация. При последующем чтении этой информации ошибка будет обнаружена блоком элементов И 10 и на первом управляющем выходе устройства будет сформирован сигнал сбоя.

Технико-экономическое преимущество предлагаемого буферного запоминающего устройства заключается в том, что практически без увеличения аппаратных затрат на

1065888

Составитель О. Кулаков

Техред И. Верес Корректор И. Муска

Тираж 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1! 3035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

Редактор А. Мотыль

Заказ l0709/5l его реализацию значительно повышается надежность устройства за счет обнаружения сбоев не только в блоке памяти, но и сбоев в работе схем формирования адресов обращения к блоку памяти при выполнении операций записи и чтения информации.