Усилитель считывания на дополняющих мдп-транзисторах

 

УСИЛИТЕЛЬ СЧИТЬЮАНИЯ НА ДОПОЛНЯЮЩИХ МДП-ТРАНЗИСТОРАХ, содержащий первый и второй переключающие р-канальные транзисторы, соединенные по триггерной схеме, первый и второй нагрузочные и ключевой п -канальные транзисторы, первый и второй инверторные р-канальные транзисторы и третий и четвертый инверторные П-канальные транзисторы, причем сток первого переключающего транзистора подключен к стоку первого нагрузочного и затворам первого и третьего инверторных транзисторов , сток второго переключающего транзистора соединен с затворами второго и четвертого инверторных транзисторов и стоком второго нагрузочного транзистора, истоки нагрузочных транзисторов подключет ны к стоку ключевого транзистора, исток которого соединен с шиной нулевого потенциала, а затвор является первым управляющим входом усилителя, затворы первого и второго нагрузочных транзисторов являются соответственно первым и вторым входами усилителя, стоки первого и третьего инверторных транзисторов объединены и являются первьлм выходом усилителя, а стоки второго и четвертого инверторных транзисторов объединены и являются вторым выходом усилителя, третий и четвертый переключающие р-канальные транзисторы, соединенные по триг- . герной схеме, первый и второй управляющие р-канальные и первый и второй разрядные П-канальные транзисторы , причем стоки третьего переключающего и первых управляющего и разрядного транзисторов соединены с затвором второго нагрузочного транзистора, стоки четвертого переключающего , и вторых управляющего и разрядного транзисторов соединены с затвором первого нагрузочного транзистора, истоки -третьего и четвертого переключающих и первого и второго управляющих транзисторов подключены к шине питания, затворы «о первого и второго управляющих тран (Л зисторов являются вторым управляющим входом усилителя, истоки третьего и четвертого инверторных транзисторов соединены с истоком ключевого транзистора, затворы первого и второго разрядных транзисторов подключены соответственно к первому и второму выходам усилителя, исток и сток третьего управляющего транзистора соединены соответственно с шиной питания и затвором первого инверторного транзистора, исток и сток четвертого управляющего транзистора подключены соответственно к шине питания и затвору второго инверторного транзистора, затворы третьего и четвертого управляющих транзисторов соединены с затвором ключевого транзистора, отличающийся тем, что, с целью повышения надежности усилителя за счет устойчивости к изменению пороговых напряжений р-канальных транзисторов при сохранении высокого быстродействия , он содержит первый и второй .П -канальные транзисторы обратной связи, истоки которых соединены с шиной нулевого потенциала.

COOS СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

З(51) С 1 1 С 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3496857/18-24 (22) 05.10.82 (46) 23.12.83. Бюл. М 47 (72) В.В. Баранов, Н.Г. Григорьев, Е.И. Исаев, П.Б. Поплевин и Э.П. Савостьянов (53) 681.327.6(088.8) (56) 1. Патент Великобритании

Р 2018076, кл. G 4 А, опублик. 1979.

2. Авторское свидетельство СССР

Р 928406, кл. G ll С 7/00, опублик. 1982 (прототип). (54) (57) УСИЛИТЕЛЬ СЧИТЫВАНИЯ НА

ДОПОЛНЯЮЩИХ МДП-ТРАНЗИСТОРАХ, содержащий первый и второй переключающие р-канальные транзисторы, соединенные по триггерной схеме, первый и второй нагрузочные и ключевой и -канальные транзисторы, первый и второй инверторные р-канальные транзисторы и третий и четвертый инверторные tl -канальные транзисторы, причем сток первого переключающего транзистора подключен к стоку первого нагрузочного и затворам первого и третьего инверторных транзисторов, сток второго переключающего транзистора соединен с затворами второго и четвертого инверторных транзисторов и стоком второго нагрузочного транзистора, истоки нагрузочных транзисторов подключе-, ны к стоку ключевого транзистора, исток которого соединен с шиной нулевого потенциала, а затвор является первым управляющим входом усилителя, затворы первого и второго нагрузочных транзисторов являются соответственно первым и вторым входами усилителя, стоки первого и третьего инверторных транзисторов объединены и являются первым выходом усилителя, а стоки второго и четвертого инверторных транзисторов объединены и являются вторым выходом усилителя, третий и чет„.Я0„„5 А вертый переключающие р-канальные транзисторы, соединенные по триггерной схеме, первый и второй управляющие р-канальные и первый и второй разрядные П -канальные транзисторы, причем стоки третьего переключающего и первых управляющего и разрядного транзисторов соединены с затвором второго нагрузочного транзистора, стоки четвертого переключающего и вторых управляющего и разрядного транзисторов соединены с затвором первого нагрузочного транзистора, истоки третьего и четвертого переключающих и первого и второго управляющих транзисторов подключены к шине питания, затворы первого и второго управляющих транзисторов являются вторым управляющим входом усилителя, истоки треть4гo и четвертого инверторных транзисторов соединены с истоком ключевого транзистора, затворы первого и второго разрядных транзисторов подключены соответственно к первому и второму выходам усилителя, исток и сток третьего управляющего транзистора соединены соответственно с шиной питания и затвором первого инверторного транзистора, исток и сток четвертого управляющего транзистора подключены соответственно к шине питания и затвору второго инверторного транзистора, затворы третьего и четвертого управляющих транзисторов соединены с затвором ключевого транзистора, о т л и ч аю шийся тем, что, с целью повышения надежности усилителя за счет устойчивости к изменению пороговых напряжений р-канальных транзисторов при сохранении высокого быстродействия, он содержит первый и второй Л -канальные транзисторы обратной связи, истоки которых соединены с шиной нулевого потенциала, 1062785 ра (1J . сток первого транзистора обратной связи подключен к первому выходу усилителя и к затвору второго транзистора обратной связи, сток второго транзистора обратной связи подключен к второму выходу усилителя и к затвору первого транзистора обратной связи, истоки первого и второго разрядных и -канальных транзисторов подключены к стоку ключевого транзистора, исток пер Изобретение относится к запоминающим устройствам и может быть использовано при построении микромощных интегральных запоминающих устройств на дополняющих МДП-транзисторах.

Известен усилитель считывания для запоминающего устройства на дополняющих МДП-транзисторах, содержащий первый и второй р-канальные транзисторы, соединенные триггерной связью, истоки которых подключены к шине питания и истокам р-канальных транзисторов первого и второго инверторов, причем исток первого р-канального транзистора соединен с входом первого инвертора и стоком первого нагрузочного и -канального транзистора, сток второго р-канального транзистора соединен с входом второго инвертора и стоком второго нагрузочного П -канального транзистора, выходы первого и второго инверторов соединены соЬтветственно с первым и вторым выходами усилителя, затворы первого и второго нагрузочных l1 --канальных транзисторов соединены соответственно с первой и второй разрядными шинами, истоки — co стоком ключевого п -канального транзистора, затвор которого соединен-с шиной управления, исток — с общей шиной, истоки я -канальных транзисторов первого и второго инвертора соединены со стоком ключевого и -канального транзистора, к шине управления подключен затвор симметрирующего транзистора, исток которого связан с входом первого инвертора, а сток — с входом второго инвертоНедостатками этого "усилителя являются низкие чувствительность и быстродействие.

Наиболее близк,;;л техническим решением к изобретению является усилитель считывания для эапоминавого инверторного р-канального транзистора соединен с затвором первого нагрузочного l1-канального транзистора, исток второго инверторного р-канального транзистора соединен с затвором второго и -канального нагрузочного транзистора, истоки первого и второго переключающих р-канальных транзисторов подключены к шине питания. ющего устройства на дополняющих

МДП-транзисторах, содержащий первый и второй переключающие р-канальные транзисторы, соединенные по триггерной схеме, первый и второй нагрузочные 6 -канальные транзисторы, ключевой Ц-канальный транзистор, первый и второй р-канальные инверторные транзисторы, тре-, !

О тий и четвертый П -канальные инверторные транзисторы, причем сток первого переключающего транзистора подключен к стоку первого нагрузочного и затворам первого и третье)5 го инвертонных транзисторов, сток второго переключающего транзистора соединен с затворами второго и четвертого инверторных транзисторов и стоком второго нагруэочного транзистора, истоки нагрузочных транзисторов подключены к стоку ключевого транзистора, исток которого соединен с шиной нулевого потенциала, а затвор является первым управляющим входом усилителя, истоки первого и второго инверторных транзисторов подключены к шине питания, затворы первого и второго нагрузочных транзисторов являются соответственно первым и вторым входами усилителя, стоки первого и третьего ,инверторных транзисторов объединены и являются первым выходом усилителя, а стоки второго и четвертого инверторных транзисторов объединены и

З5 являются вторым выходом усилителя, третий и четвертый переключающие р-канальные транзисторы,.соединенные по триггерной схеме, первый, второй р-канальные управляющие

4р транзисторы и первый и второй и -канальные,разрядные транзисторы, причем стоки третьего переключающего и первых управляющего и разрядного транзисторов соединены с истоком пер 5 moro переключающего транзистора и затвором второго нагруэочного траФзистора, стоки четвертого переключающего и вторых управляющего и разl

1062785

60

65 рядного транзисторов соединены с истоком второго переключающего тран-. зистора и затвором первого нагруэочного транзистора, истоки третьего и четвертого переключающих и первого и второго управляющих транзисторов подклЮчены к шине питания, затворы первого и второго управляющих транзисторов соединены с затвором третьего разрядного транзистора и являются вторым управляющим входом усилителя, истоки первого и второго разрядных транзисторов подключены к стоку третьего разрядного транзистора, исток которого и истоки третьего и четвертого инверторных транзисторов соединены с истоком ключевого транзистора и подключены к шине нулевого потенциала, затворы первого и второго разрядных транзисторов подключены соответственно к первому и второму выходам усилителя, исток и сток третьего управляющего транзистора соединены соответственно с шиной питания и затвором первого инверторного транзистора, исток и сток четвертого управляющего транзистора подключены соответственно к шине питания и затвору второго инверторного транзистора, затворы третьего и четвертого уп равляющих транзисторов соединены с затвором ключевого транзистора $2j .

Известный усилитель имеет высокое быстродействие, однако отличается относительно узкой зоной работоспособности по отношению к раэбросу пороговых напряжений р-канальных транзисторов (до 50%). При значительном увеличении пороговых напряжений р-канальных транзисторов в процессе переключения схемы происходит снижение потенциалов до напряжения переключения инверторов, которые открывают первый и второй разрядные транзисторы. При этом оба выхода усилителя обнуляются, причем это состояние схемы сохраняется, что эквивалентно потере работоспособности запоминающего устройства.

Поэтому известный усилитель не может быть использован в случае предъявления повышенных требований к разбросу пороговых напряжений -канальных транзисторов.

Цель изобретения — повышение надежности усилителя за счет устойчивости к изменению пороговых р-канальных транзисторов при сохранении высокого быстродействия.

Поставленная цель достигается тем, что усилитель считывания для запоминающего устройства на дополняющих МДП-транзисторах, содержащий первый и второй переключающие р-канальные транзисторы, соединенные по триггерной схеме, первый и

Зо

45 второй нагрузочные и ключевой П -ка нальные транзисторы, первый и второй инверторные р-канальные транзисторы и третий и четвертый инверторные tl-канальные транзисторы, причем сток первого переключающего транзистора подключен к стоку первого нагрузочного и затвором первого и третьего инверторных транзисторов, сток второго переключающего транзистора соединен с затворами. второго и четвертого инверторных транзисторов и стоком второго нагруэочного транзистора, истоки нагрузочных транзисторов подключены к стоку ключевого транзистора, исток которого соедйнен с шиной нулевого потенциала, а затвор является первым управляющим входом усилителя, затворы первого и второго нагрузочных транзисторов являются соответственно первым и вторым входами усилителя, стоки первого и третьего инверторных транзисторов объеди- . нены и являются первым выходом усилителя, а стоки второго и четвертого инверторных транзисторов объединены и являются вторым выходом усилителя, третий и четвертый переключающие р-канальные транзисторы, соединенные по триггерной схеме, первый и второй управляющие р-канальные и первый и второй разрядные ц-канальные транзисторы, причем стоки третьего переключающего и первых управляющего и разрядного транзисторов соединены с затвором второго нагрузочного транзистора, стоки четвертого переключающего и вторых управляющего и разрядного транзисторов соединены с затвором первого нагрузочного транзистора, истоки третьего и четвертого переключающих и первого и второго управляющих транзисторов подключены к шине питания, затворы первого и второго управляющих транзисторов являются вторым управляющим входом усилителя, истоки третьего и четвертого инверторных транзисторов соединены с истоком ключевого транзистора, затворы первого и второго разрядных транзисторов подключены соответственно к первому и второму выходам усилителя, исток и сток третьего управляющего транзистора соединены соответственно с шиной питания и затвором первого инверторно.го транзистора, исток и сток четверто го управляющего транзистора подклю.чены соответственно к шине питания и затвору второго инверторного транзистора, затворы третьего и четвертого управляющих транзисторов соединены с затвором ключевого транзистора, дополнительно содержит первый и второй И -канальные транэисто1062785 ры обратной связи, истоки которых соединены с шиной нулевого потенциала, сток первого транзистора обратной связи подключен к первому выходу усилителя и к затвору второго транзистора обратной связи, стон второго транзистора обратной связи подключен к второму выходу усилителя и к затвору первого транзистора обратной связи, истоки первого и второго разрядных ф -канальных тран- 10 зисторов подключены к стоку ключевого транзистора, исток первого инверторного р-канального транзистора, исток второго инверторного р-канального транзистора, истоки первого и 15 второго переключающих р-канальных транзисторов подключены к шине питания.

На чертеже приведена предлагаемая схема усилителя. 20, Усилитель содержит первый 1 и второй 2 переключающие р-канальные транзисторы, первый 3 и второй 4 нагрузочные tl-канальные транзисторы, ключевой tl-канальный транзистор 5, первый б и второй 7.р-канальные, третий 8 и четвертый 9(-канальный инверторные транзисторы, шину 10 нулевого потенциала, первый управляющий вход ll шину 12 питания, первый 13 и второй 14 входы, первый 15 и второй 16 ныходы, третий 17 и четнертый 18 переключающие р -канальные транзисторы, первый 19 и второй

20 управляющие р-канальные транзисторы, первый 21 и второй 22 разрядные и -канальные транзисторы, нторой управляющий вход 23, третий 24 и четвертый 25 управляющие р-канальные транзисторы, первый 26 и второй

27 П -канальные транзисторы обратной, 40 связи, сток 28 первого и сток 29 второго переключающих транзисторов.

В запоминающем устройстве входы 13 и 14 усилителя подключаются через дополнительные транзисторы к запоми- 45 нающим элементам накопителя (не по- казаны).

Паразитные емкости в узлах 28 и

29 начинают разряжаться через открытые транзисторы 3-5. Так как напряжение на входе 14 ниже, чем на входе 13„ транзистор 4 имеет меньшую проводимость, чем транзистор 3. В результате разряд емкости узла 28 будет происходить быстрее и на выВ схеме усилителя считывания транзисторы 1 и 2 соединены по триггерной схеме, истоки транзисторов 1 и 2," соединены соответственно с шинами

14 и 13. Сток транзистора 1 подключен к стокам транзисторов 3 и 25 и входу инвертора б и 8. Сток транзистора 2 подключен к стокам транзисторов 4 и 26 и к входу иннертора 7 и 9 ° Истоки транзисТоров 3 и 4 соединены со стоком транзистора 5, исток которого подключен к шине 10, а затвор — к шине 11, истоки транзисто- бО ров 8 и 9 иннерторов подключены к шине 10.

Выходы инверторов б, 8 и 7, 9 подключены соответственно к выходам усилителя 15 и 16. Истоки транзисторов 25 и 26 подключены к шине 12.

Истоки транзисторов 17 и 18, связанных триггерной связью, подключены к шине 12 и соответственно к исто кам транзисторов 19 и 20. Объединенные стоки транзисторов 17 и 19 соединены с шиной 14 и с затвором транзистора 4. Объединенные стоки транзисторов 18 и 20 соединены с шиной

13 и с затвором транзистора 3.

Затворы транзисторов 19 и 20 связаны с шиной 23. Истоки транзисторов 21 и 22 связаны со стоком транзистора 5. Затворы транзисторов 21 и 22 подключены соответственно к выходам усилителя 15 и 16. Затворы транзисторов 25 и 26 подключены к шине

11. Исток транзистора 6 подключен к затвору транзистора 3, а исток транзистора 7 — к затвору транзистора 4. Истоки транэисторон 1 и 2 связаны с шиной 12. Истоки транзисторов 26 и 27 подключены к шине 10, сток транзистора 26 связан с первым выходом 15 и затвором транзистора

27, сток последнего связан с вторым выходом и затвором транзистора 26 °

Усилитель считывания работает следующим образом.

В режимах хранения и записи напряжение на шинах 11 и 23 управления соответствует уровню логического нуля, на входах 13 и 14 усилителя — уровню логической единицы.

Транзисторы 8 и 9, 19 и 20, 24 и 25 открыты и в узлах 28 и 29 усилителя устанавливаются уровни логической единицы, а на Выходах 15 и 16 уровни логического нуля.

В режиме считывания первоначально подается уровень логической единицы на вход 23. При этом закрываются транзисторы 19 и 20 и входы 13, 14 усилителя сказываются изолированными.от шины 12 питания. Потенциал одного иэ входов, например входа 14, начинает уменьшаться за счет тока считывания, протекающего через выбранный запоминающий элемент блока памяти (не показан).

После того, как напряжение на входе 14 снизится до уровня, достаточного для однозначного срабатывания усилителя считывания, на вход

11 подается сигнал логической единицы. Транзисторы 24 и 25 закрываются, а ключевой транзистор 5 открывается.

1062785 (О

ВНИИ .Л Заказ 10229/54 Тираж 594 Подписное филиал ППП "Патент", r.Óæãoðoä,óë. Проектная,4

Ъ ходе инверторов 6 и 8 начнет устанавливаться уровень логической единицы.

В результате регенеративного процесса в схеме на первом выходе 15 устанавливается уровень логической единицы, а на втором выходе 16 уровень логического нуля, при этом транзисторы 1 и 4, 7 и 8, 17, 22, 26 закрыты, а транзисторы 2 и 3, 6, 9, 18, 21 и 27 — открыты.

В предлагаемом усилителе в процессе переключения схемы одновременно с уменьшением потенциалов 28 и

29 узлов схемы происходит снижение напряжения питания одного из инвер- 15 торов 6 и 8 или 7 и 9. В рассмотренном примере при снижении напряжения на входе 14 происходит уменьшение напряжения питания инверторов 7

;и 9,так как исток транзистора 7 под- 70 ключен к входу 14.В результате снижается напряжение переключения ийверторов 7 и 9, и уменьшение потенциала в узле 29 не приводит к появлению сигнала помехи (уровня логической единицы) на выходе инверторов

7 и 9. При этом увеличение пороговых напряжений р-канальных транзисторов, приводящее к снижению напряжения переключения усилителя (напряжения в узлах 28, 29), компенсируется уменьшением напряжения питания из инверторов 7, 9 или 6, 8 °

Введенные в схему транзисторы 26 и 27 обратной связи служат для исключения сигнала помехи на выходах

15 и 16 и для более надежной. фиксации считываемой информации.

Расчет усилителя на ЭВМ показывает, что схема устойчива к разбросу пороговых напряжений р-канальных транзисторов более чем в 1,8 раза по сравнению с известным усилителем (TQJIbKo на 50%), при этом предлагаемый усилитель имеет высокое быстродействие (всего лишь на 510Ъ ниже, чем у известного).