Запоминающее устройство

 

ЗАПОМИНАКЯЦЕЕ УСТРОЙСТВО, содержащее блоки памяти, коммутатор, блок управления и регистр, информационные входы которого являются ин- . формационными входами устройства, управляющий вход регистра, является первым управляющим входом устройства, первый и второй выходы регистра подключены соответственно к первому и второму входу блока уйравления, третий и четвертый входы которого являются соответственно вторым и третьим входами устройства, первый и второй выходы блока управления являются соответственно первым и вторым выходами устройства, выходы коммутатора являются информационными выходами устройства , отличающе. вся тем, что, с целью повышения быстродействия и надежности устройства, оно содержит блоки синхронизации, блоки регистров информации, блок буферных регистров и блок регистров адресов, выход которого подключен к пятому входу блока управления и к управляющему входу коммутатора, первый вход блока регистров адресов подклю1чен к первому входу блока управления, третий и четвертый выходы которого под- . ключёны соответственно к второму и третьему входам блока регистров адресов , информационные входы комму1гато- , ра подключены к информационным выходам блоков памяти, информационные входы которых подключены к информационным выходам соответствующих блоков буферных регистров, адресные входы блоков памяти подключены к адресные выходам соответствующих бло- ; ков буферных регистров, первый управляющий выхси которых подключен к первьм входам соответствующих блоков синхронизации, вторые управляющие выходы блоков буферных регистров под-); ключёны к вторым входам соответствующих блоков синхронизации, первые вы (Л ходы которых подключены к первым управляющим входам соответствующих блоков буферных регистров, вторые I управляющие выходысинхронизации подключены к управляющим входам соответствующих блоков памяти, третьи выходы блоков синхронизации подклю чены к первым управляющим входам соответствующих блоков регистров инл со формации, вторые управлягацие входы которых подкл|очены к пятому выходу блока управления, первые управляющие выходы блоков регистров информации подключены к шестому входу блока управления , седьмой вход и шестой выход которого подключены соответственно к третьим управляющим выxoдJuл и BTojxaM управляющим входам блоков буферных регистров, вторые управляюсгшё выходы блоков буферных регистров подключены к третьим входам соответству кцих блоков синхронизации.

„„SU„„3 069000 А

COl03 COBETCHHX

СОЦИАЛИСТИЧЕСКИХ

РЕСА ЛИК

) g G 11 С 9/00 —.- М /

ОПИСАНИЕ ИЗОБРЕТЕНИЯ/

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ),3499277/18-24 (22 ) 12. 10. 82 (46 ) 23. 01. 84. Вне. Р 3 (72 ) A. И. Беляков (53 ) 681. 327. 6 (088.8 ) (56) 1. Огнев И. В.,и Шамаев IO. M.

Проектирование запоминающих устройств. М., "Высшая школа", 1979, с. 69.

2. Авторское свидетельство СССР

h.-642771,,кл. g 11 С 9/00, 1974 (прототип ) ° (54 )(57 ) злпоминиощкк устройстВо, содержащее блоки памяти, коммутатор, блок управления и регистр, информационные входы которого являются информационными входами устройства, управляющий вход регистра, является первым управляющим входом устройства, первый и второй выходы регистра подключены соответственно к первому и второму входу блока управления, третий и четвертый входы которого являются соответственно вторым и третьим входами устройства, первый и второй выходы блока управления являются соответственно первым и вторым выходами устройства, выходы коммутатора являются информационными выходами устройства, о т л и ч а ю щ е.е с я тем, что, с целью повышения быстродействия и надежности устройства, оно содержит блоки синхронизации, блоки регистров информации, блок буферных регистров и блок регистров адресов, выход которого подключен к пятому входу блока управления и к управляющему входу коммутатора, первый вход блока регистров адресов подключен к первому входу блока управления, третий и четвертый выходы которого под-, ключены соответственно к второму и третьему входам блока регистров адресов, информационные входы коммутатора подключены к информационным выходам блоков памяти, информационные входы которых подключены к информационным выходам .соответствующих блоков буферных регистров, адресные входы блоков памяти подключены к адресньм выходам соответСтвующих бло- . ков буферных регистров, первый управляющий выход которых подключен к первьм входам соответствующих блоков синхронизации, вторые управляющие выходы блоков буферных регистров под-д ключены к вторым входам соответствую-® щих блоков синхронизации, первые выходы которых подключены к первым управляющим входам соответствующих блоков буферных регистров, вторые управляющие выходы синхронизации подключены к управляющим входам соответствующих блоков памяти, третьи выходы блоков синхронизации подключены к первым управляющим входам соответствующнх блоков регистров ин" формации, вторые управляющие входы которых подклЮчены к пятому выходу блока управления, первые управляющие выходы блоков регистров информации подключены к шестому входу блока управления, седьмой вход и шестой выход которого подключены соответствен но к третьим управляющим выходам и вторым управляющим входам блоков бу- ферных регистров, вторые управляющйе выходы блоков буферных-:регистров подключены к третьим входам соответствукщих блоков синхронизации.

1069000

Изобретенйе относится к вычислительной технике и может быть использовано для построения блоков памяти с повышенным .быстродейстнием.

Известно запоминающее устройство, содержащее блоки памяти, .блок связи, осуществляющий управление приемов с выдачей информации, блок приоритета и буферное запоминающее устройство, в котором каждому блоку памяти соответствует один или несколько буферных регистров. В данном у стройстве порядок выдачи информации осуществляется блоком приоритета. Причем при выдаче информации соблюдается следующее правило: заявка на выдачу абра- 15 батывается блоком связи только при условии выцачи информации по всем предыдущим обращениям.

ОРгаииэациЯ пРиоРитетности обРаЩе-, р ний чаще всего осуществляется с помощью счетчика обращений и счетчика приоритетного признака. С каждым обращением в счетчик обращений добавляется единица, а обращению .присваивается показание счетчика, являющееся по приоритетным признакам и хранящееся в буфере. В случае выдачи информации в счетчик приоритетного признака добавляется единица, тем самым подготавливается выдача информации на следующее по порядку обращение, приоритетный признак которого совпадает с текущим .значением счетчика приоритетного признака $1).

Недостатком ус-ройства является 35 сложность, обусловленная необходимостью затрат большого количества оборудования и связей для организации управления.

Наиболее близким техническим реше-40 нием к изобретению является запоминающее устройство, содержащее блоки памяти, блок управления, буферный регистр обращения, коммутатор, первый и второй входы блока управления . 45 подключены к соотнетствующим выходам буферного регистра обращения, третий и четвертый входы,: первый и второй выходы . — к соответствующим входам и выходам устройства. Управление выдачей информации в этом устройстве осуществляется с помощью счетчиков обра-. щения и приоритетного признака j2).

Недостатками известного устройства являются сложносТь, ограниченные надежность и быстродействие. Устройство55 имеет значительное количество оборудования (счетчики обращений и при.Оритетного признака,.регистры приоритетных признаков и схемы сравнения в каждом блоке памяти1, большое число 60 управляющих связей и, вследствие этого, сложные управляющие автоматы. Отсутствие очереди обращений к блокам памяти и необходимость ожидания освобождения их выходных регистрбв . 65 числа от пре,цыдущей информации снижает зффектйвное быстродействие данного устройства.

Цель изобретения — повышение быстродействия и- надежности устройства.

Указанная цель достигается тем, что запоминающее устройство, содержащее блоки памяти, коммутатОр, блок управления и регистр, информационные входы которого являются информационными входами устройства, управляющий вход регистра является первым управлякщим входом устройства, первый и второй выходы регистра подключены соответственно к первому и второму входу блока управления, третий и четвертый входы которого являются соответственно вторым и третьим входами устройства, первый и второй выходы блока управления являются соответственно первым и вторым выходами устройства, выходы коммутатора являются информационными выходами устройства, включает блоки синхронизации, блоки регистров информации, блок -буферных регистров и блок регистров адресов, выход которого подключен к пятому входу блока управления, и к управляющему входу коммутатора„ первый вход блока регистров адресов подключен к первому входу олока управ-. ления, третий и четвертый выходы которого подключены соответственно к второму и третьему входам блока регистров адресов, информационные вхо- ды коммутатора подключены к информационным выходам блокон памяти, ин-. формационные входы которых подключены к информационным выходам соответствующих блоков буферных регистрон, адресные входы блоков памяти подключены к адресном выходам соответствующих блоков буферных регистров, первый управляющий выход которых подключен к первым входам соответствующих блоков синхронизации, вторые управляющие выходы блоков буферных регистров подключены к вторым входам соответствукцих блоков синхронизации, первые выходы которых подключены к первым управляющим входам. соответствующих блоков буферных регистров, вторые управляющие выходы блоков синхронизации подключены к управ" ляющим входам соответствующих блоков памяти, третьи выходы блоков синхро. ниэации подключены к первым управляющим входам соответствующих блоков регистров информации, вторые управляющие входы которых подключены к пятому выходу блока управления, первые управляющие выходы блоков регистров информации подключены к шестому входу блока управления, седьмой вход и шестой выход которого подключены соответственно к третьим управляющим выходам и вторыми управляющим входам

1069000 блоков буферных регистров-, вторые управляющие выходы блоков буферных регистров подключены к третьим входам соответствующих блоков синхронизации.

На фиг. 1 приведена блок-схема— запоминающего устройства; на фиг. 2блоки синхронизации; на фиг. 3 блок управления; на фиг. 4 — блок бу, ферных регистров (аналогичное построение имеют блоки регистров информации и блоки регистров адресов ).

Запоминающее устройство содержит буферный регистр 1, блоки 2.(-2„ буферных регистров, где я - чйсло блоков памяти, блоки 3„-Зп памяти, блоки

4, -4 регистров информации, блоки 5: — 1 5

5 синхронизации, коьпчутатор 6, блой

7 управления, блок 8 регистров адресов. Буферный регистр обращения имеет информационные входы 9((кода адреса, 9 (кода записываемой информа- j0 ции,), 9> (кода операции ), информа ционные выходы 10, управляющий вход

11 — вход записи. Каждый из блоков 2 уферных регистров имеет информацион4 ,ные входы 12, управляющий вход 13 — 25 вход записи йнформации, управляющий юход 14 — вход сдвига информации, информационные выходы 15 (15„ - признак кода, операции, 15 - код записываемой информации, 153 — код адреса3, управляющий выход 16 - выход признака отсутствия информации в буферных регистрах, управляющий выход 17 - выход признака отсутствия свободных буферных регистров.

Каждый из блоков 3 памяти имеет

1---адресные входы .18, информационные входы 19, управляющие входы 20, информационные выходы 21. Каждый из блоков. 4 буферных регистров имеет .информационные входы 22, управляю- 40 щий вход 23 — вход записи информаций, управляющий вход 24 - вход:сдвига информации; информационные выходы

25, управляющий выход 26 - выход признака отсутствия информации в 45 буферных регистрах, управляющий выход 27 -, выход признака отсутствия свободных буферных регистров . Кажцый из блоков 5 синхронизации имеет; -;вяод 28 - вход кода, операции, вход

29 — вход сигнала "Буфер обращений пуст", вход 30 — вход сигнала "Буфер информации заполнен", выход 31 выход сигнала "Сдвиг", выход 32 ъ выходы управляющих сигналов накопителя, выход 33 — выход сигнала "Запись".

Коммутатор 6 имеет информационные входы 34, управляющие входы 35, информационные выходы 36. Блок 7 управления имеет вход 37 (входы кода адреса блока Памяти обращения вход

38 .- вход кода операции, вход 39— вход сигнала "Обращение", вход 40— вход сигнала "Разрешение выдачи инФормации", вход 41 - входы кода ад- 65 реса блока памяти, управляющие выда чей информации, вход 42 - входы сигналов "Буфер информации пуст", вход

43 входы сигналов "Буфер обращений заполнен", выход 44 — выход сигнала

"Обращение принято", выход 45 " выход сигнала "Обращение обслужено", выход 46 — выход сигнала "Сдвиг в буфере. адресов блоков памяти", выход 47 — выход сигнала "Запись в буфер адресов блоков памяти", выход

48 - выходы сигналов "Сдвиг в буфере информации", выход 49 -.выходы сигналов "Запись в буфер обращений".

Блок .8 регистров адресов имеет вход

50 (информационные входы), вход 51 вход записи информации, вход 52 вход сдвига информации, выходы 53 (информационные. выходы ). Блок 5 синхронизации содержит элемент ИЛИ 54, элемент И 55, формирователь 56 уп)равляющих сигналов, icosaðûé может ,быть выполнен либо на ЭлеменТах задержки, либо по принципу счетчикдешифратор.

Блок 7 управления содержит элементы И 57, -57,, дешифратор 58, элемент ИЛИ 59, .элемент 60 задержки, триггер 61, элемент И 62, элемент

И-ИЛИ 63, дешифратор 64, элемент

И 651-.65 „элемент 66 задержки.

Блок 2 буферных регистров (фиг. 4) содержит буферные регистры 67 -67„", дешифратор 68, элемент 69 задержки, реверсивный счетчик 70, элемент

И-HH 71, элемент ИЛИ 72.

В предложенном устройстве управление выдачей информации осуществляется с помощью блэка буферных регистров адресов блоков памяти. При приеме обращения со считыванием информации адрес соответствующего еь@ блока памяти заносится в крайний из свободных регистров блока буферных регистров адресов блоков памяти и по мере выдачи информации на предыдущее обращение продвигается к еГо выходу.

Таким образом, на выходе блока буферных регистров адресов блоков памяти всегда присутствует адрес блока памяти, из которого информация должна выдаваться в текущий момент.

Повышение эффективного быстродействия устройства достигается более полной загрузкой блоков памяти эа счет возможности создания очереди обращений и очереди считанной информации в каждом из них.

Ф

Прием и обработка обращений в предлагаемом устройстве осуществляются следующим образом..

При поступлении в устройство обращения его адрес, код записываемого числа (в случае операции записи) код операции записывается в регистр

1, а на третий вход 39 блока 7 управ ления подается сигнал "Обращение", 1069000 который устанавливает в единичное состояние.триггер 61. Единичный сигнал с выхода триггера 61 разрешает работу дешифратора >8, на входы которого подается код адреса блока памяти обращения с соответствующего выхода регистра 1; Сигнал с n-ro вьвеода дешифратора 58 поступает на первый вхОд элемента И 57, на второй вход которого с третьего выхода 17 блока 2 буферных регистров через седь мой вхбд 43 блока 7 поступает сигнал

"Буфер обращений заполнен". Если блок

2 буферных регистров обращений заполнен не полностью, этот сигнал имеет единичное значение и разрешает формирование на шестом выходе 49 блока 7 сигнала "Запись в буфер обращений", по которому информация с регистра переписывается в крайний из свободных регистров блока 2. Сигнал с 20 выхода элемента И 57, проходя также через элемент ИЛИ 59 и элемент 60 задержки, сбрасывает в нулевое состояние триггер 61, формирует на первом выходе 44 блока 7 сигнал "Обращение принято", разрешакщий формирование нового обращения к устройству, и поступает на первый вход элемента И 62.

Если принятое обращение со считыванием информации, на второй вход эле- З0 мента И 62 с соответствующего выхода регистра 1-.через второй вход 38 блока 7 поступает единичный сигнал и на его четвертом выходе 47 формирует- . ся сигнал "Запись в буфер адресов блока памяти", переписывающий адрес блока памяти с регистра 1 в крайний из свободных буферных регистров блока 8. Элемент 60 задержки необходим для формирования нужной длительности управляющих сигналов. 40

Блок 2 буферных регистров обращений имеет счетчик 70 разрядностью

1og

Запись кода обращения в соответствующие буферные регистры производит- 60 ся по их первым информационным входам, подключенным к первым информа-

-ционным входам 12 блока 2. Вторые информационные входы буферных регистров подключены к выходам преды- 65 дущих регистров и образуют цепи сдвига информации. После окончания обработки обращения i-м блоком памяти через третий вход 14 блока 2 сигнал

"Сдвиг," поступает на входы сдвига буферных регистров 67 и на входы вычитания счетчика 70. При этом происхо дит перезапись информации с более низшего буферного регистра на более верхний и уменьшение содержимого счетчика 70 на единицу. В случае полного заполнения буфера единичный код счетчика 70 формирует на выходе элемента И-НЕ 71 нулевой сигнал "Буфер обращений i заполнен". Единичный сигнал с второго выхода 16 блока 2;, свидетельствующий о наличии обращений к блоку памяти i, поступает на второй вход 29 блока 5 синхронизации и разрешает запуск его формирователя 56 управляющих сигналов. Запуск формирователя 56 осуществляется сигналом с выхода элемента И 55, стробируемьм частотой управления на одном из входов схемы. После запуска формирователя 56 сигнал с его выхода блокирует элемент И 55 на время работы блока памяти. Блокировка сигнала запуска формирователя 56 может также осуществляться нулевым сигналом с выхода элемента ИЛИ 54, если обращение к i-му блоку памяти производится со считыванием информации (нулевой сигнал кода операции на первом входе 28 блока 5;), а его блок

4; полностью занят (нулевой сигнал

"Буфер информации заполнен" на третьем входе 30 блока 5; 1. После выполнения операции считывания с выходов формирователя 56 через первый выход 31 блока 5 на третий вход 14 блока 2; поступает сигнал "Сдвиг", подготавливающий следующее обращение к i-му блоку памяти, и через выход 33 на вход 23 блока 4; — сигнал "Запись", осуществляющий запись считанного из накопителя 3 числа в крайний кз его свободных регистров считанной информации. Сигналы управления с выходов формирователя 56 через выходы 32 блока 5;, поступают на входы 20 накопителя 3 .

Принцип действия и структурные схемы блоков 2, 4 и 8 буферных регистров одинаковые, поэтому в дальнейшем их работа описывается кратко.

Рассмотрим работу устройства при вы.— даче считанной информации. В процессе приема и обработки обращений в буферных регистрах блока 8 последовательно в порядке их поступления рас- полагаются адреса блоков памяти обращений со считыванием информации, а в буферных регистрах блоков, 41-4, соответствующая им информация в порядке ее считывания из блоков памяти.

Код адреса блока памяти, информация из которого должна выдаваться первой, 1069000 всегда находится в верхнем буферном регистре блока 8 и с его выхода 53 поступает на управлякщие входы 35 коммутатора 6, подключая его выход

36 к выходам 25 блока 4 и на входы

41 блока 7 управления. Адрес входов

41 блока 7 поступает на.входы его дешифратора 64 и выбирает i-й выход дешифратора. Сигнал i-ro выхода де шифратора подается на соответствующий вход элемента И-ИЛИ 63 и первый вход элемента И 65 . Единичный сигМ нал с выхода 26 блока 4.;, поступающий на соответствующий вход 42 блока 7, сдвидетельствует о готовности к выдаче считанной информации и формирует на выходе элемента И-ИЛИ 63 сигнал "Обращение обслужено", который с выхода 45 выдается в систему.

По этому сигналу из системы на вход

40 блока 7 выдается сигнал "Разрешение выдачи информации", поступающий на второй вход элемента И 65 и элемент 66 задержки. На выходе элемента

И 65 формируется сигнал, который через соответствующий выход 48 блока

7 поступает на вход 24 блока 4 и сдвигает в нем информацию. Далее сигнал с выхода элемента 66 задержки через выход 46 поступает на вход 52 блока 8 .регистров адресов, осуществляя в нем сдвиг и тем самым подготавливая устройство к выдаче информации по следующему обращению.

Технико-экономическое преимущест- во предлагаемого устройства заключается в его упрощении и повышении на15 дежности за счет использования буферизации адресов блоков памяти обращений для управления выдачей информации, и повышении эффективного:быстродействия

-путем более полной загрузки блоков памяти, достигаемой раздельной буферизацией обращений к блокам памяти и считанной;:из них информации.

ВНИИПИ Заказ 11480/48 Тираж 579 Подписное

Филиал ППП "Патент", r.Óæãîðoä, ул.Проектная,4