Ячейка памяти

 

ЯЧЕЙКА ПА1-1ЯТИ, содержащая накопительный элемент на трансфор- . .маторах, начала первичных, обмоток которых соединены соответственно с первыми выводами первого и второго пассивных элементов на резисторах, вторые выводы первого и второго ре- , эисторов соединены с шиной питания, первый и второй шунтирующие элементы на диодах, аноды которых соединены соответственно с концами первичных обмоток трансформаторов, катоды диодов соединены с шиной питания, третий и четвертый пассивные элементы на резисторах и шину нулевого потенциала, о т л и чающаяся тем, что, с целью повышения помехоустойчивости ячейки памяти, в нее введены элемент запрета , первый и второй инверторы, выходы которых соединены соответственно с концами первичных обмоток трансформаторов и являются выходами ячейки памяти, конец вторичной обмотки первого трансформатора соединен через третий резистор с шиной питания , начало вторичной обмотки первого трансформатора соединено с концом вторичной обмотки второго трансформатора , начало вторичной обмотки которого соединено с шиной нулевого потенциала, начало первичной обмотС ю ки второго трансформатора соединено через четвертый резистор с входом (Л первого инвертора и выходом элемента запрета, входы которого являются входами ячейки памяти, вход второго инвертора соединен с началом пер- ВИЧной обмотки первого трансформатора .

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

3(5)) G 11 С 19/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ ю.г

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3429532/18-24 (22) 22.04.82 (46) 30.10.83. Бюл. 9 40 (72) А.М.Пужай и )3.Ы.Морозов (53) 681.327.66(088.8) (56) 1. Авторское свидетельство СССР

9 474943, кл. Н 03 К 23/03, 1974

2. "Электроника", 1977, Р 7, с. 59-60 (прототип). (54) (57) ЯЧЕЙКА ПА))ЯТИ, содержащая накопительный элемент на трансфор.маторах, начала первичных обмоток которых соединены соответственно с первыми выводами первого и второго пассивных элементов на резисторах, вторые выводы первого и второго резисторов соединены с шиной питания, первый и второй шунтирующие элементы на диодах, аноды которых соединены соответственно с концами первичных обмоток трансформаторов, катоды диодов соединены с шиной питания, третий и четвертый пассивные элементы на резисторах и

„„SU„„1051584 А шину нулевого потенциала, о т л и ч а ю щ а я с я тем, что, с целью повышения помехоустойчивости ячейки памяти, в нее введены элемент запрета, первый и второй инверторы, выходы которых соединены соответственно с концами первичных обмоток трансформаторов и являются выходами ячейки памяти, конец вторичной обмот ки первого трансформатора соединен через третий резистор с шиной питания, начало вторичной обмотки первого трансформатора соединено с концом вторичной обмотки второго трансформатора, начало вторичной обмотки которого соединено с шиной нулевого потенциала, начало первичной обмотки второго трансформатора соединено через четвертый резистор с входом первого инвертора и выходом элемента запрета, входы которого являются входами ячейки памяти, вход второго инвертора соединен с началом первичной обмотки первого трансформатора.

1051584

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано при построении регистров и счетчиков, сохраняющих информацию при перерывах выключения пи- 5 тания. ,Известна ячейка памяти, содержащая двухобмоточное реле с самоудер>канием и управляющие коммутирующие контакты источника питания о

Недостатки ячейки памяти — низкая надежность и значительные габариты вследствие применения в ней реле с механическими контактами.

Наиболее близкой по технической 15 сущности к предлагаемой является ячейка памяти, содержащая четыре элемента И-НЕ, два трансформатора, четыре резистора и два диода Г23.

Недостатками известной ячейки 2О памяти являются значительные габариты вследствие наличия четырех элементов И-НЕ и недостаточная помехоустойчивость вследствие влияния входных сигналов и самих элементов

И-НЕ на входе ячейки памяти на основной триггер, выполненный на третьем и четвертом элементах И-НЕ, что может приводить к потери информации ячейки памяти в момент включения 30 и выключения питания, Цель изобретения — повышение помехоустойчивости ячейки памяти.

Поставленная цель достигается тем, что в ячейку памяти, содержащую 35 накопительный элемент на трансформаторах, начала первичных обмоток которых соединены соответственно с первыми выводами первого и второго пассивных элементов на. резисторах, g() вторые выводы первого и второго резисторов соединены с шиной пигания, первый и второй шунтирующие элементы на диодах, аноды которых соединены соответственно с концами первичных обмоток трансформаторов, катоды диодов соединены с шиной питания, третий и четвертый пассивные элементы на резисторах и шину нулевого потенциала, введены элемент запрета, первый и второй инверторы, выходы которых соединены соответственно с концами первичных обмоток трансфоматоров и являются выходами ячейки памяти, конец вторичной обмотки первого трансформатора соединен через третий резистор с шиной питания, начало вторичной обмотки первого трансформатора соединено с концом вторичной обмотки второго трансформатора, начало вторичной обмотки которого 60 соединено шиной нулевого потенциала, начало первичной обмотки второго трансформатора соединено через четвертый резистор с входом первого инвертора и выходом элемента запрета, входы которого являются входами ячейки памяти, вход второго инвертора соединен с началом первичной обмотки первого трансформатора.

На чертеже приведена электрическая схема ячейки памяти °

Она содержит элемент 1 запрета, инверторы 2 и 3, накопительный элемент 4 на трансформаторах 5 и б, шунтирующие элементы на диодах 7 и 8, пассивные элементы на регисторах 9-12, шину 13 нулевого потенциала и шину 14 питания.

Ячейка работает следующим образом.

В режиме записи на второй вход ячейки памяти подают сигнал, который, поступая на управляющий вход элемента 1 запрета, разрешает прохождение информации в виде логического "0" или "1" с первого входа ячейки памяти на вход первого инвертора 2. Пусть, например, необходимо записать в ячейку памяти логическую "1", Пройдя через открытый эле— мент 1 запрета, логическая "1" поступает на вход первого инвертора 2, который инвертирует ее в логический

"0". С выхода инвертора 2 через трансформатор 5 поступает логическан "1" на вход второго инвертора 3.

С выхода последнего логическая

"1" поступает через резистор 11 на вход первого инвертора 2, замыкая взаимную обратную связь триггера, выполненного на двух инверторах 2 и 3.

После снятия сигнала разрешения элемент 1 запрета отключается от инвертора 2 и на его выходе устанавливается высокий импеданс, исключающий всякое влияние элемента 1 запрета и сигналов на его входе на инверторы 2 и 3 как в момент включения и выключения питания, так и в режиме хранения информации.

Запись логического "0" в ячейку памяти производится аналогично. Резистор 11 при этом служит для развязки выходов элемента 1 запрета и второго инвертора 2 в момент занесения информации, Рлемент 1 запрета в ячейке памяти может быть выполнен на третьем инверторе, имеющем вход "Блокировка", соединенный с вторым входом ячейки памяти, При этом в отсутствии сигнала разрешения записи на втором входе ячейки памяти на выходе инвертора (не показан) сохраняется высокоимпедансное состояние, а логическое состояние на входе инвертора 2 определяют только значением напряжения на выходе второго инвертора 3, припоженного через резистор 11. В этом случае в отличие от прототипа обеспечиваются лучшие условия восстановления ячейки в

1051584

Составитель А. Воронин

Редактор A. Курах Техред В.Далекорей Корректор Г. Решетник

Заказ 8á75/50 Тираж 594 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, РаУшская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 момент подачи напряжения питания.

В режиме записи укаэанный инвертор (не показан ) заносит информацию в инверторы 2 и 3 как обычный инвертор, выходной сигнал с ячейки памяти при этом берется с выхода инвертора 3.

Кроме того, элемент 1 запрета может быть выполнен на интегральном переключателе, вход которого подключен к первому входу, а управляющий 10 вход — к второму входу ячейки памяти. В режиме записи на его управляющий вход подается сигнал разрещения, который открывает переключатель, осуществляя таким образом занос информации в инверторы 2 и 3.

В режиме хранения информации переключатель находится в выключенном состоянии и не оказывает влияния на триггер

Таким образом, помехоустойчивость предлагаемой ячейки памяти по сравнению с прототипом возросла более чем в 3 раза.