Устройство для контроля умножения по модулю три

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ УМНОЖЕНИЯ ПО МОДУЛЮ ТРИ, содержащее регистры первого и второго сомножителей , блок умножения схему сравнения , первый и второй регистры, .блок свертки по модулю три результ .ата умножения J .триггеры входного и выходного переносов, причем входы .первого и второго операндов устройства; соединены с информационными входами регистров первого и второго сомножителей соответственно, выхода которых соединены соответственно с первой и второй группами входов блока, умножения, выход результата умножения которого -соединен с входом блока свертки по модулю три результата умножения, вход переноса устройства соединен с входом триггера входного переноса и с входом переноса блока умножения г выход переноса блока умножения соединен с входом триггера выходного переноса, выход блока свертки по модулю три результата умножения соединен с первой группой входов первого регистра, первая и вторая группы выходов которого соединены соответственно с первой и второй группами входов схемы сравнения, выход которой является контрольным выходом устройства, от л и ч. а ю 1Ц ее с я тем, что, с целью првышения его быстродействия в устройство введены первый и второй блоки вычисления остатков по модулю три и сумматор остатков по модулю три, причем выходы регистра первого сомножителя соединены с первыми группами входов первого и второго блоков вычисления остатков по модулю три, выходы регистра В1 орого сомножителя соединены со вторыми группами входов первого и второго блоков вычисления остатков по модулю Три, выходы которых соединены с входами .второго регистра, выход контрольного кода переноса второго регистра является инФормацион (О . ным выходом устройства, первый, второй, третий и четвертый выходы Свторого регистра соединены соответственно с первым входом веса два, с первым входом веса один, с вторым входом веса два, со вторым вхоДом веса один сумматора остатТков по модулю три, входы остатков по модулю .три входного переноса устройства сО|единены соответственно с третьими, входами весов два и один сумматора остатков по модулю три, выходы Триггеров выходного и входного, переносов соединены соответственно с четвертыми входами весов два и один сумматора остатков по модулю три, выходы которого соединены с второй группой входов первого регистра, выход схемы сравнения соединен с I управляющими входами регист- . Iров первого и второго сом-, ножителей.

as®Ua»

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ, РЕСПУБЛИК

3(59 G 0 F 11;10 ""

1

< q3

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ч

ОПИСАНИЕ И30БРЕТЕНИЙ= "-" .

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

f (21) 3417582/18- 24 (22-): 05.04.82 (46) 07. 02. 84. Бюл. Р 5 (72 ) Г.Х. Каграманов и М. Г. Маркаров (53) 681.3(088 ° 8) (56) 1 ° Патент CttIA Р 3873820, кл. 235-152, опублик. 1976.

2. Авторское свидетельство СССР

9 595737, кл. G. 06.F 11/08, 1973 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

УМНОЖЕНИЯ ПО МОДУЛЮ ТРИ, содержащее регистры первого и второго сомножителей, блок умно><ения, схему срав-. нения, первый и второй регистры, блок свертки по модулю три результата умножения, триггеры входного и выходного переносов, причем входы .первого и второго операндов устройства:соединены с информационными входами регистров первого и второго сомножителей соответственно, выходы которых соединены соответственно с первой и второй группами входов блока. умножения, выход результата умножения которого соединен с входом блока свертки по модулю три резуль- тата умножения, вход переноса устройства соединен с.входом триггера входного переноса и с.входом переноса блока умножения, выход переноса блока умножения соединен с входом триггера выходного переноса, выход блока свертки по модули три результата умножения соединен с первой группой входов первого регистра, первая и вторая группй выходов которого соединены соответственно с первой и второй группами входов схемы сравнения, выход которой является контрольным выходом устройства, о т л и. ч а ю щ е е с я. тем., что, с целью повышения его быстродействия в устройство введены первый и второй блоки вычисления остатков по модулю три и сумматор остатков по модулю три, причем выходы регистра первого сомножителя соединены с . первыми группами входов первого и второго блоков вычисления остатков .по модулю три, выходы регистра второго сомножителя соединены со вторыми группами входов первого и второго блоков вычисления .остатков по модулю три, выходы которых соединены с входами второго регистра, выход контрольного кода переноса второго регистра является информацион.ным выходом устройства, первый, второй, третий и четвертый выходы второго регистра соединены соответ- ственно с:первым входом веса два, с первым входом веса один, с вторым вхоцом веса два, со вторым входом веса один сумматора остатков по модулю три, входы остатков по модулю три входного переноса устройства соединены соответственно с третьими, входами весов два и один сумматора остатков по модулю три, выходы триггеров выходного и входного переносов соединены соответственно с четвертыми входами весов два и один сумматора остатков по модулю три, выходы которого соединены с второй группой входов первого регистра, выход схемы сравнения соединен с управлякицими входами регист ров первого и. второго сом-. ножителей °

1072049

Изобретение относится к вычислительной технике и может быть исполь-. зовано для обнаружения неисправнос-. тей арифметических устройств вычислительных машин при выполнении операций умножения шестнадцатиричных и десятичных чисел, заданных в коде 8.42.1.

Известно устройство обнаружения ошибок в интернативном устройстве умножения, содержащее три блока, в одном из которых производится генерация н аккумулирование остатков сомножителей, в другом — генерация и аккумулирование остатков сомножителей на базе частичных произведений, получаемых на выходных шинах блока умножения, а в третьем блоке производится сравнение выходных даннйх первых двух блоков. Если в результате сравнения обнаруживается неравенство предсказуемого остатка: с истинным,. то выдается сигнал ошибки (1j .

Недостатком описанного устройства является то, что оно не прнспособлено для контроля умножения десятичных чисел.

Наиболее близким по технической сущности.к предлагаемому является устройство для контроля умножения по модулю, содержащее регистры контрольных кодов множимого и множителя, входы которых являются первым и вторым входами устройства, а выходы подключены к входам формирователя .контрольных кодов мантисс множимого и множителя, входы которых являются третьими и четвертыми входами устройства, выходы соединены с входами .блока перемножения контрольных кодов мантисс, выход которого соединен с первым входом формирователя контрольного кода результата, второй вход. которого является пятым входом устройства, третий вход соединен с первым выходом блока формирования контрольного кода отбрасываемой части произведения, а выход соединен с первым входом схемы сравнения, второй вход которой соединен с выходом блока свертки результата (21 .

Недостаток известного устройства— низкое быстродействие, невозможность указания точного места Неисправности, отсутствие воэможности предотвращения размножения ошибок, а также его сложность.

Цель изобретения — повышение быстродействия и предотвращение ошибок.

Поставленная цель достигается тем, что в устройство для контроля умножения по модулю три, содержащее регистры первого и второго сомножителей, блок умножения, схему сравнения, первый и второй регистры, блок свертки по модулю три результата умножения, триггера входного и выходного переносов, причем входы первого и второго операндов устройства соединены с информационными входами регистров первого и второго .сомножителей соответственно, выходы которых соединены соответственно с первой и второй группой вхо дов блока умножения, выход результата умножения которого соединен с

10 входом блока свертки по модулю три результата умножения, вход переноса устройства соединен с входом триггера входного переноса и с входом перенос@ блока умножения, выход пере15 носа блока умножения соединен с входом триггера выходного переноса, выход блока свертки по модулю три результата умножения соединен с первой группой входов первого регистра, первая и вторая группа выходов которого соединены соответственно с первой и второй группами входов схемы сравнения, выход которой .является контрольным выходом устройства, ввейены первый и второй блоки вычисления остатков по модулю три и сумматор остатков rio модулю три, причем выходы регистра первого сомножителя соединены с первыми группами входов первого и .второго .блоков вычисления остатков по модулю три, выходы регистра второго сомножителя соединены со вторыми группами входов первого и второго блоков вычисления остатков по модулю три, выходы которых соединены с входами второго регистра, выход контрольного кода переноса второго регистра является информационным выходом устройства, первый, второй, третий и четвертый выходы

40 второго регистра соединены соответственно с первым входом веса два, а первым входом веса один с вторым входом веса два, с вторым входом веса один сумматора остатков по модулю три, входы остатков модуля три входного переноса устройства соединены соответственно с третьими . входами весов два и один сумматора остатков по модулю три, выходы триггеров выходного и входного переносов соединены соответственно с четвертыми входами весов два и один .сумматора остатков по модулю три, выходы которого соединены с второй группой входов первого регистра, выход схемы сравнения соединен с управляющими входами регистров первого и второго сомножителей.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 — пример шест60 надцатиричного умножения; на фиг.З— пример десятичного умножения.

Устройство содержит регистр 1 первого сомножителя, регистр 2 второго сомножителя, первый блок 3 выб5 числения остатков, второй блок 4 вы1072049

Пример выцолнения дестичного

И умножения показан на Фиг. 3. В байт

Х7 из байта ХХХ поступает остаток от. входа 12 (фиг. 1), равный единице, которая вычисляется как оста» ток по модулю три от старшей цифры

Щ произведения 7х7=49. Остаток 40 (мод. 3) равен 1. Блок выдачи ос-татков IV. байта формирует остаток.

7х8(мод.3) равен 2.

В результате на первых шести входных шинах блока 10 будет набор остатков 211, который, складйваясь по модулю три, дает цифру остатков

2. Как видно из левой части фиг. 3, при формировании результата произведения -IV байта, равного десятичному числу 41, имелись сигналы (единицы) входного и выходного переносов. В результате на выходе блока 10 будет сформирован остаток

2+1(мод.3).=0 0-1(мод.3)=2. В итоге

5 остаток, равный 2, будет сравниваться с.истинным остатком, вычис69

% числения остатков, блок 5 умножения, второй регистр 7, блок 7 свертки по модулю три, триггер 8 входного переноса, триггер 9 выходного переноса, сумматор 10 остатков по модулю три, первый регистр 11 схема 12 сравнения, выходы 13 и 14 устройства, входы .15 -. 18 устройства.

Блоки 3 и 4 предназначены для вычисления остатков произведения в ре-. зультате умножения одной цифры мно- Ю жителя на две цифры множимаго. Остаток по модулю три для старшего про- дукта (переноса) умножения, получен. ный от пРоизведения старшей цифры множимого и цифры множителя от выхо- f$ .дов второго регистра.б., является выходом 14 устройства.

Блок 5 умножения может быть реализован любым известным способом на элементах, способных выдать байт произведения шестнадцатиричных или десятичных чисел в коде 8.4.2.1.

Второй регистр 6:и первый регистр

11 совместно с регистрами сомножи- . телей 1 и .2 .обеспечивают конвейер- .. ный принцип контроля данных. Блок 7 . свертки по модулю три предназначен для вычисления истинного остатка .произведения.

Сумматор:10 остатков по модулю три производит вычисление предска-. зуемого остатка произведения посредством компонент .полученных от блоков3 и 4, триггеров входного и выход- . ного переносов 8 и 9 и остатка, полученного.от информационных: входов устройства 15.

Рассмотрим. пример шестнадцатиричного умножения (фиг. 2), В левой части таблицы дана структура истинных остатков произведения для всех пяти байтов результата, подученного при умножении одной цифры множителя и восьми цифр множимого..В правой части таблицы дает-, ая последовательность предсказания остатков произведения для всех байтов по компонентам, полученным от, блоков вычисления, остатков 3 и 4 и значениям битов входящего и выходящего переносов.

Рассмотрим эту последовательность на примере второго байта. Цифры множимого во втором байте представлены набором 85 при множителе 3. Старшая компонента, полученная от младшего множительного устройства, по весу относящаяся к данному байту, равна О, так как Зх4=ОС. Результат произве-. дения множителя 3 на младшую цифру множимого 5 дает результат OF Младшая компонента в результате умноже- . ния множителя 3 на старшую цифру множимого 8 определяется как 8х3=18 ., откуда шестнадцатиричная цифра 8 относится по весу к данному байту произведения, а 1 — к старшему. В итоге. результат сложения для данного набора множимого и множителя получается раным 8Р, для которого входной и выходной переносы сумматора данного байта отсутствуют. Истинный остаток для результата произведения SF (мод. 3)=2 подводится на схему срав-: нения 8.

Правая часть таблицы иллюстрирует процесс формирования предсказуемого. остатка.

Составляющими компонентами, определяющими цифру предсказуемого.остатка, являются остаток.по модулю три, полученный от старшей части нроизве- дения множителя и старшей цифры младшего (первого). байта .Зх4 †-ОС, 0(мод.В) О. Остаток по модулю три от произведения младшей цифры данного байта множимого 5 на множитель

3 (Зх5)=ОТ, OF (мод.3) равен О. Остаток по модулю три от младшей компоненты произведения множителя 3 и старшей цифры второго байта 8

Зх818. Остаток 8 (мод..З) 02.

В итоге на входах схемы сумматора 10 остаток па модулю три .будет код 200 от блоков 3 и 4 и два нуля от триггеров 8 и 9. С выхода блока

10 через регистр. 11 на вход схемы

12 сравнения подводится предсказанный остаток 2, равный (в случае отсутствия неисправности) параллельно.вычисленному истинному остатку 2 от блока 7. ленным блоком 7 по результату произвецения 41х41(мод. 3) =2.

Устройство для контроля умножения по остатку обеспечивает параллельный контроль работы обособленных участков схемы сложного многоразрядного устройства умножения, предотвращает распространение ошибки, позволяет осуществить поиск .

1072049 неисправности в пределах одной унифицированной ячейки множительного устройства, которое выдает байт произведения при умножении двух шестнадцатиричных илй десятичных цифр множимого и на одну циФру множителя.

Так как неисправности выявляются при вычислении промежуточного произ.ведения, то их.регистрация производится намоного раньше, чем мог бы формироваться неверный истинный результат умножения. Механизм отключения синхронизации при возникновении ошибки наряду .с указанием места неисправности позволяет точно фикси ровать значение цифр сомножйтелей, при которых данная или: данные униФицированные ячейки выполняют непра5 вильное умножение.

Зная вцбар цифр, при котором воз.никает ошибка, можно путем их посто30 явного занесения в регистры множите- ля и множимого в повторно циклическом режиме. воспроизвести картину неисправности и точно определить место неисправной микросхемы.

1072049

10720 49 ф

С Ъ з

МФ

Ф фь 1

1972049

Ч ).

Ъ

° Ф

Ьъ

Cb

Ф ь

Ъ

1.

%э ф ф

ВНИИПИ Заказ 127/41 Тираж, 699 Подписное к

Филиал ППП "Патент", г. Ужгород, ул.Проектная, 4