Устройство синхронизации по циклам

 

УСТРСЯ СТВО СИНХРОНИЗАЦИИ ПО ЦИКЛАМ по авт.св. 944134, отличающее с я тем, что, с целью повсяаения помехоустойчивости при установившемся режиму синхронизгщни,. в иего введеиы последовательно соединенные блок Т1риггеров и четвертый дополнительный элемент И, к второму входу подключен дог олнительный шхсщ первого триггерс1, a выход подсоединен к дополнительному входу первого накопителя, вход которого подключен к первому входу блока триггеров , к втсфому входу которого подключен выход третьего дополнительного элемента И.

ае ои

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН жв Н04Ь

ГОСУДАРС ГВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИД-"ТЕЛЬСТВУ

Г61) 944134 (21) 3490656/18-09 (22) 03.09.82 (46) 23 ° 02.84, ВЮл, 9 7 (72) Г.К.Дашин. и К.С.йулин (53) 621 ° 394 ° 662 (088.8) (56). 1. авторское свидетельство СССР

9 944134, кл. Н 04 Ь 7/08, 1980 (прототип) ° (54)(57) устройство синхронизации до

ЦИКЛШ по авт.св. В 944134, о т л ич а ю щ е. е с я тем, что, с целью повыаения помехоустойчивости при установившемся реииме синхронизации, в него введены последовательно соединенные блок триггеров и четвертый дополнительный элемент И, к второму входу которого подключен дополнитель.ный выход первого триггера, а выход подсоединен к дополнительному . входу первого накопителя, вход которого подкхаочен к первому входу блока триггеров, к второму входу которого подключен выход третьего дополнительного элемента И.

1075434

Изобретение относится к технике связи и может использоваться в многоканальных системах передачи сигналов с импульсно-кодовой модуляцией (ИКИ) и дельта-модуляцией (ДИ) . 5

По основному авт. св. В 944134 известно устройство синхронизации по циклам, содержащее последовательно соединенные Формирователь тактовых импульсов, элемент запрета, делитель- )0 распределитель и регистр сдвига, к второму входу которого и первому входу элемента задержки подключен второй выход формирователя тактовых им-, пульсов, вход которого объединен с первыми входами блоков опробования импульсных позиций, к вторым входам которых, кроме первого, подключены выходы элемента задержки, к второму .входу которого, а также к второму входу первого блока опробования импульсных позиций подключен выход первого элемента ИЛИ, при этом выходы регистра сдвига подключены состветственно к третьим входам блоков опРобования импульсных позиций, узла перезаписи сигналов несоответствия, к первому входу первого расширителя и .через элемент И к первым входам остальных расширителей., третьему входу элемента И и соответствующим входам элемента И-ИЛИ, выход которого подключен к второму входу элемента запрета и первому входу которого и четвертому входу первого блока.опро-, бования импульсных позиций подключен 35 выход делителя-распределителя, при этом выходы первого и третьего блоков опробования импульсных позиций подключены к вторым входам соответствующих расширителей, а,выход второ- 40 го блока опробования импульсных позиций подключен к сооветствующему входу узла перезаписи сигналов несоответствия, к другим соответствующим входам котоРого подключены выходы 45 .второго и третьего расширителей, а выход первого расширителя подключен к первому входу первого -дополнительного элемента И, причем выход первого. блока опробования импульсных позиций подключен к входу первого накопителя, а выход третьего расширирителя подключен к соответствующему входу элемента И-ИЛИ, а также .первый и второй дополнительные элементы И, второй накопитель, последовательно соединенные первый триггер и блок индикации, второй. элемент ИЛИ и последовательно соединенные коммутатор, второй триггер и третий дополнительный элемент И, выход которого подклю- 60 чен. к установочным входам первого и второго накопителей, выходы которых подключены к первому и второму управляющим входам коммутатора, к первому разрешающему входу которого и к первому входу второго элемента

ИЛИ подключен выход первого блока опробования импульсных позиций, а к второму разрешающему входу коммутатора, входу второго накопителя и второму входу второго элемента ИЛИ через первый дополнительный элемент

И подключен второй выход. цервого расширителя, при этом выход второго элемента ИЛИ подключен к второму входу третьего дополнительного элемента И, выход второго накопителя подключен к второму входу второго триггера и первому входу первого триггера, к второму входу которого нодключен второй выход коммутатора, а выход первого триггера подключен к второму входу элемента И и первому входу второго дополнительного элемента

И, к второму и третьему входам которого подключены выходы первого и второго расширител й,а выход второго дополнительного элемента И подключен к соответствующим входам элемента

И-ИЛИ, к дополнительному входу которого, а также дополнительному входу узла перезаписи сигналов несоответствия подключен дополнительный выход элемента И (1). . Однако данное устройство синхронизации по циклам имеет частые сбои синхронизации при низком соотношении сигнализации на его входе, т.е. недостаточную помехоустойчивость.

Цель изобретения — повышение помехоустойчивости при установившемся режиме синхронизации.

Цель достигается тем, что в устройство синхронизации по циклам, содержащее последовательно соединенные формирователь тактовых импульсов, элемент запрета, делитель-распределитель и регистр сдвига, к второму входу которого и первому входу элемента задержки подключен второй выход формирователя тактовых импульсов, вход которого объединен с первыми входами блоков опробования импульсных позиций, к вторым входам которых, кроме первого, подключены выходы элемента задержки, к второму входу которого, .а также к второму входу первого блока опробования импульсных позиций подключен выход первого элемента ИЛИ, при этом выходы регистра сдвига подключены соответственно к третьим входам блоков опробования импульсных позиций, узла перезаписи сигналов несоответствия, к первому входу первого расширителя и через элемент И к первым входам остальных расширителей, третьему входу элемента И и соответствующим входам элемента И-ИЛИ, выход которого подключен к второму входу элемента запрета и первому входу первого элемента

ИЛИ, к второму входу которого и четвертому входу первого блока опробо 1075434 вания импульсных позиций подключен выход делителя-распределителя, при этом выходы первого и третьего блоков опробования импульсных позиций подключены к вторым входам соответ.ствующих расширителей, а выход второго блока опробования импульсных позиций подключен к соответствующему входу узла перезаписи скгналой несоответствия, к другим соответствующим входам которого подключены 30 выходы второго и третьего расширителей, а выход первого расширителя подключен к первому входу первого . дополнительного элемента И, причем выход первого блока опробования им- 15 пульсных позиций подключен к входу первого накопителя, а выход третьего расширителя подключен к соответствующему входу элемента И-ИЛИ, а также первый и второй дополнительные элементы И, второй накопитель, последо-.вательно соединенные первый триггер и блок индикации, а также второй элемент ИЛИ и последовательно соединенные.коммутатор, второй триггер и тре- 5 тий дополнительный элемент И, выход которого подключен к установленным входам первого и второго накопителей, выходы которых подключены к первому и второму управляющим .входам коммутатора, к первому разрешающему входу которого, а также к первому входу

45

65 второго элемента дЛИ подключен выход первого блока опробования импульсных позиций, а к второму разрешающему входу коммутатора, входу второго на- З5 копителя и второму входу второго элемента ИЛИ через первый дополнительный элемент И подключен второй выход первого расширителя, при этом выход второго элемента ИЛИ подклю- . чен к второму входу третьего дополнительного элемента И, выход второго накопителя подключен к второму входу второго триггера и первому входу первого триггера к второму входу которого подключен второй выход коммутатора, а выход первого триггера подключен к второму входу элемента

И и первому входу второго дополнительного элемента И, к второму и третьему входам которого подключены выходы первого и второго расширителей, а выход второго дополнительного элемента И подключен к соответствуницим входам элемента И-ИЛИ, к дополнительному .входу которого, а также дополнительному входу узла перезаписи сигналов несоответствия подключен дополнительный выход элемента И; введены последовательно соединенные блок триггеров и четвер- 60 тый дополнительный элемент И, к второму входу которого подключен дополнительный выход первого триггера, а выход подсоединен к дополнительно.му входу первого накопителя, вход которого подключен к первому входу блока триггеров, к второму входу которого нодключен выход третьего дополнительного элемента И.

На чертеже представлена структурная электрическая схема устройства синхронизации по циклам.

Устройство синхронизации по цик.лам содержит формирователь 1 тактовых импульсов, блоки 2 — 4 опробования импульсных позиций, рааакрители 5 — 7, делитель-.распределитель

8, элемент Й-ИЛИ 9, первый элемент

ИЛИ 10, элемент 11 задержки, накопители 12.и 13, регистр 14 сдвига, узел 15 перезаписи сигналов. несоответствия, элемент 16 запрета, коммутатор 17, триггеры 18 и 19, блок .20 индикации, первцй, второй и третий дополнительные элементы И 21 — 23., элемент H 24, содержащий первый и второй элементы И 25 и 26, второй элемент ИЛИ 27, четвертый дополнительный элемент И 28, блок 29 триггеров, содержащий триггеры .291-29,.

Устройство. синхронизации по цик- . лам работает следуннцим образом.

В состоянии синхронизации импульсы тактовой частоты с выхода формирователя 1 поступают на одкн кз входов регистра 14 сдвига, а также че-. рез элемент 16 запрета на вход .делителя-распределителя 8. На выходе делителя-распределителя 8 формируется последовательность импульсов, следующих с цикловой частотой, а на первом — пятом выходах регистра сдвига формируются импульсы, задержанные относительно выходного импульса делителя-распределителя 8 на один пять периодов тактовой частоты соответственно. Входной групповой сигнал с ИКМ или с ДИ поступает на соответствующие входы блоков 2 - 4 опробования, на друГие входы котоРых подаются опробывающие импУльсные сигналы.

В случае опробования блоком 2 импульсных позиций, синхросимволы на которых отсутствуют, сигналы схаибкк с его выхода поступают иа вход накопителя 13.

Несмотря на то, что в состоянии синхронизма на вход накопителя 13 поступают импульсы сшибки, заполнения (счета этих импульсов) .накопителя 13 не происходит, так как в это время с выхода четвертого дополни- . тельного элемента И 28 на дополнительный вход накопителя 13 поступает сигнал, запрещаннций счет импульсов этим накопителем 13. Этот запрещакнций сигнал изменяется на сигнал разрешения счета импульсов сигналов .ошибок накопителем 13 только после опрокидывания блока 29, т.е. только после заполнения импульсами сигналов сшибки триггеров 29 -29 блока 29.

1075434

Таким образом, в режиме синхронизма сигнал ошибки (сигнал включений режима поиска) на вход коммутатора 17 поступает с выхода накопителя 13 только после. заполнения всех триггеров 29 -29 блока 29 и накопителя

13, что исключает ложные сбои установившейся синхронизации.по циклам при низких соотношениях сигнал-шум.

После достижения синхронизации по циклам, при которой блок 2 опробывает позиции с синхросимволавы цикла, на выходе дополнительного элемента И 21 формируется сигнал синхрониэма. После заполнения Накопителя 12 триггер 19 устанавливается 15 в состояние, при .котором на его втором выходе формируется сигнал логи- . ческой единицы, разрешающий .поступление сигналов с выхода и триггера

29п на дополнительный вход накопи- 2О теля 13. В исходном состоянии, зада, ваемом.выходнымн импульсами элемента И 23, триггер 29 находится в.состоянии, при котором на вход четвертого .дополнительного элемента И 28 с 25

его выхода поступает сигнал логической единицы. Таким образом, подсчет .накопителем 13 импульсов сигналов ошибок, поступающих на его вход непосредственно а выхода блока 2, будет запрещен. В этом случае сигналы сшибок подсчнтываются последовательно триггерами 29 -29> блока 29 и лишь после опрокидывания триггера

29> подсчет ошибок продолжается с помощью накопителя 13.

Таким образом, для включения режима поиска в устройстве синхронизации по циклам в установившемся режиме опробрвания синхропоэиций цикла необходимо значительно большее количество ошибок, чем в режиме поиска для подтверждения правильности этого режима, Это исключает ложные сбои синхронизации при повышенном содержании синхросимволов цикла, которое наблюдается при низких соотношениях сигнал-шум на входе устройства.

Технико-экономическая эффективность изобретения заключается в повьияении помехоустойчивости предлагаемого устройства при установившемся режиме синхронизации эа счет исключения ложных сбоев синхронизации при низких соотношениях сигналшум.

1075434

Составитель Т.Поддубняк

Редактор В.Данко ТехредМ.Гергель Корректор И.Муска

Заказ 519/51 Тираж 635 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г.ужгород, ул.Проектная, 4