Вычислительное устройство

 

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержскцее первый и второй счетчики , реверсивный счетчик, коммутатор/ первую и вторую группы элементов И, генератор опорной частоты, формирователь импульса, триггер, первый, второй, третий, четвертый, пятый и шестой элементы И, первый, второй, третий и четвертый элементы ИЛИ, причем управляющий вход устройства соединен с входом установки триггера, прямой выход которого через формирователь импульса подключен к управляющим входам первого и второга счетчиков , выходы элементов И первой и второй групп соединены соответственно с входами первого и второго элементов ИЛИ, выход старшего разряда первого счетчика подключен к импульсному входу |-го элемента И второй группы, где i- количество разрядов первого счетчика,потенцисшьный вход которого .соединен с выходом младшего разряда кокмутатора, первый и второй информационные входы которого подключены соответственно к первому и второму информационным входам устройства, выход второго элемента ИЛИ соединен с первыми входами первого и второго элементов И, выходы которых подключены соответственно к входам сложения и вычитания реверсивного счетчика, информационный вход первого счетчика соединен с выходом третьего элемента ИЛИ, первый и второй входы которого подключены соответственно к выходам третьего и четвертого элементов И, инверсный выход триггера соединен с первыми входами третьего и пятого элементов И, информационный вход второго счетчика подключен к выходу четвертого элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами пятого и шестого элементов И, прямой выход триггера подключен к первым входам четвертого и шестого элементов И, третий информационный вход устройства ел соединен с вторым входом пятого элемента И, выход генератрра опорной частоты подключен к второму входу . четвертого элемента И, отличающееся тем, что, с целью расшире ния функциональных возможностей за счет., вычисления функции вида X, в него дополнительно введены сумматор-вычитатель и пятый элемент 00 ИЛИ, первый и второй входы которого 00 соединены соответственно с выходами четвертого и пятого элементов И, а выход пятого элемента ИЛИ подклю00 чен к первому информационному входу сумматора-вычитателя, второй инфор мационный вход которого соединен с выходом первого элемента ИЛИ, выход реверсивного счетчика соединен с входом сброса триггера, инверсный выход которого подключен к второму входу первого элемента И и первому управляющему входу сумматора-вычитателя , прямой выход триггера соединен с управляющим входом коммутатора , с вторым входом второго элемента И и с вторым управляющим входом сумматора-вычитателя, выход которого подключен к вторым входам третьего и шестого-элементов И, ВЬ1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

3(51) G 06 F 7 556

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 3545326/18-24 (22) 25.01.83 (46) 30.03.84. Бюл. Р 12 (72) В.Б.Дудыкевич, А.В.Козаков и 3.М.Стрилецкий (71) Львовский ордена Ленина политехнический институт им. Ленинского комсомола (53) 681.325(088.8) (56) 1. Данчеев В.П. Цифрочастотные вычислительные устройства. М., "Энергия", 19?6, с.49.

2. Авторское свидетельство СССР по заявке Р 3540217; кл. Q 06 F 7/556, 1983 (прототип ). (54)(57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее первый и второй счетчики, реверсивный счетчик, коммутатор, первую и вторую группы элементов И, генератор опорной частоты, формирователь импульса, триггер, первый, второй, третий, четвертый, пятый и шестой элементы И, первый, второй, третий и четвертый элементы ИЛИ, причем управляющий вход устройства соединен с входом установки триггера, прямой выход которого через формирователь импульса подключен к управляющим входам первого и второго- счетчиков, выходы элементов И первой и второй групп соединены соответственно с входами первого и второго элементов ИЛИ, выход старшего разряда первого счетчика подключен к импульс ному входу i-го элемента И второй группы, где i — - количество разрядов первого счетчика, потенциальный вход которого соединен с выходом младшего разряда коммутатора, первый и второй информационные входы которого подключены соответственно к первому и второму информационным входам устройства, выход второго элемента

ИЛИ соединен с первыми входами первого и второго элементов И, выходы которых подключены соответственно

„. SU „„1933137 А к входам сложения и вычитания реверсивного счетчика, информационный вход первого счетчика соединен с выходом третьего элемента ИЛИ, первый и второй входы которого подключены соответственно к выходам третьего и четвертого элементов И, инверсный выход триггера соединен с первыми входами третьего и пятого элементов И, информационный вход второго счетчика подключен к выходу четвертого элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами пятого и шестого элементов И, прямой выход триггера подключен к первым входам четвертого и шестого элементов И, тре- Ф тий информационный вход устройства соединен с вторым входом пятого зле- у

Мента И, выход генератора опорной частоты подключен к второму входу . С" четвертого элемента И, о т л и ч а ю щ е е с я тем, что, с целью расшире ния функциональных возможностей за счет вычисления функции вида mt х в наго дополнительно введены .Ь сумматор-вычитатель и пятый элемент

ИЛИ, первый и второй входы которого соединены соответственно с выходами четвертого и пятого элементов И, а выход пятого элемента ИЛИ подключен к первому информационному входу сумматора-вычитателя, второй информационный вход которого соединен с выходом первого элемента ИЛИ, выход реверсивного счетчика соединен с входом сброса триггера, инверсный выход которого подключен к второму входу первого элемента И и первому управляющему входу сумматора-вычитателя, прямой выход триггера соединен с управляющим входом коммутатора, с вторым входом второго элемента И и с вторым управляющим входом сумматора-вычитателя, выход которого подключен к вторым входам третьего и шестого- элементов И, вы1083187 ход старшего разряда первого счетчи ка соединен с импульсным входом

1-ro элемента И первой группу, поИзобретение относится к автоматике, вычислительной и измерительной технике и может быть использовано в качестве специализированного вычислителя, входящего в состав устройств автоматики, управления и контроля.

Известно устройство для воспроизведения степенной зависимости J= W с цифровым регулируемым пока- 10 зателем, содержащее информационный вход, пять счетчиков, регистр управляющего кода, схему сравнения кодов, две группы элементов И, два элемента ИЛИ и счетчик-делитель (1) .

Недостаткамн данного устройства являются невозможность вычисления

Функций с дробным показателем степени и большие аппаратурные затраты.

Наиболее близким по технической сущности к предлагаемому является вычислительное устройство, содержащее реверсивный счетчик, два счет- чика, коммутатор, генератор опорной частоты, формирователь импульса, два триггера, две группы элементов Й, вы читатель, шесть элементов К и четыре элемента ИЛИ Г2).

Недостатком известного устройства является невозможность вычисления функции вида — g g

Ol

Ь

Цель изобретения — расширение функцйональных возможностей за счет

Вычисления функции вида — m tnt

Ь

Поставленная цель достигается тем, что в вычислительное устройствс, содержащее первый и второй счетчики, реверсивный счетчик, коммутатор,. первую и вторую группы элементов И, 40 генератор опорной частоты, формирователь импульса, триггер, первый,эта рой, третий, четвертый, пятый и шес- той элементы И, первый, второй, тре.тий и четвертый элементы ИЛИ, при- 4g чем управляющий вход устройства соединен с входом установки триггера, прямой выход которого через Формирователь иМпульса подключен к управляющим входам первого и второго счетчиков, . 0 выходи элементов И.первой н второй, групп соединены соответственно с вхо дами первоого и второго элементов ИЛИ, .выход.старшего разряда первого счет чика подключен к импульсному входу

i-ro.çëåìåíòà И второй группы, где тенциальный вход которого подклю-. чен к инверсному выходу младаего разряда второго счетчика.

t — - количество разрядов первого счетчика, потенциальный вход которого соединен с выходом младшего разряда коммутатора, первый и второй инфор.мационные входы которого подключены соответственно к первому и второму информационным входам устройства, выход второго, элемента ИЛИ соединен с первыми входами первого и второго элементов И, выходы которых подключены соответственно к входам сложения и вычитания реверсивного счетчика, информационный вход первого счетчика соединен с выходом третьего элемента ИЛИ, первый и второй входы которого подключены соответственно к выходам третьего и четвертого элементов И, инверсный выход триггера соединен с первыми входами третьего и пятого элементов И, информационный вход второго счетчика подключен к выходу четвертого .элемента ИЛИ, первый и второй входы которого соединены соответственно. с выходами пятого .и шестого элементов И, прямой выход триггера подключен к первым входам четвертого и шестого элементов И, третий информационный вход устройства соединен с вторым входом пятого элемента И, выход генератора опорной частоты подключен к второму входу четвертого элемента И, дополнительно введены сумматор-вычитатель и пятый элемент ИЛИ, первый и второй входы которого соединены соответственно с выходами четвертого и пятого элементов И,.а.выход пятого элемента

ИЛИ подключен к первому информационному входу сумматора-вычитателя, второй информационный вход которого соединен с выходом первого элемента

ИЛИ, выход реверсивного счетчика соединен с входом сброса триггера, инверсный выход которого подключен к второму входу первого элемента И и первому управляющему входу сумматора-вычитателя, прямой выход триггера соединен с управляющим входом коммутатора, с вторым входом второго элемента И и с вторым управляющим входом сумматора-вычитателя, выход которого подключен к вторым входам третьего и шестого элементов И, выход старшего разряда первого счетчика соединен с импульсным входом

s --го элемента И первой группы, потенциальный вход которого подключен

1083187 к инверсному выходу младшего разря-„ да второго счетчика.

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 — вариант реализации сумматора-вычитателя.

Вычислительное устройство (фиг.1) содержит третий информационный вход

1, управляющий вход.2, реверсивный

1 счетчик 3, первый и второй счетчики 4 10 и 5, первый, второй, третий, четвертый, пятый и шестой элементы И 6-11 соответственно, первую и вторую группы 12- и 13 элементов И, первый, второй, третий, пятый и четвертый эле-. !5 менты ИЛЙ 14-18 соответственно, триггер 19, формирователь 20 импульса, генератор 21 опорной частоты, коммутатор 22 с группами входов 23 и

24, импульсный сумматор-вычитатель

25 с информационными входами 26 20 и 27, управляющими входами 28 и 29 и выходом 30.

Импульсный сумматор-вычитатель 25 (фиг.2 содержит триггер 31, первый и второй элементы 32 и 33 задержки, первый, второй и третий элементы И 34, 35 и 36 и элемент ИЛИ 37.

Сумматор-вычитатель 25 (фиг.2) работает следующим образом.

В исходном положении триггер 31 находится в единичном состоянии или устанавливается в это состояние первым импульсом, поступающим на информационный вход 26. В режиме суммирования на управляющий вход 28 35 поступает единичный потенциал, а на управляющий вход 29 — нулевой потенциал. Импульсные последовательнос« ти с информационных входов 26 и 27 через элементы И 36 и 35 соответ- 4(1 ственно поступают на элемент ИЛИ 37, который производит их суммирование.

Элемент 32 задержки исключает возможность совпадения импульсов этих импульсных последовательностей и 4 задерживает импульсы, поступающие на информационный вход 27 íà время, которое чуть больше длительности импульса на информационном входе

26. В режиме вычитания на управляю" щем входе 29 присутствует единич-. ный потенциал, а на управляющем входе 28 - нулевой. Импульсная последовательность с входа 26 проходит через элементы 36 и 37 на выход

30. При поступлении импульса на вход 27 триггер 31 устанавливается в нулевое состояние, запрещая прохождение очередного импульса с входа 26 через элемент И. Этот очередной импульс с входа 26 вновь 60 устанавливает триггер 31 в единичное состояние, которое через неко.торое время появляется на выходе элемента 33 задержки. Этот импульс c входа 26 не проходит на выход. Я

Из импульсной последовательности, <поступающей на вход 26, вычитается один импульс. Элемент 33 задержки служит для того, чтобы импульс с входа 26, который должен быть вычтен, < не разрешал себе прохождение через элемент И 36, установив триггер своим передним фронтом в единичное состояние.

Вычислительное устройство (фиг.1) работает Следующим образом.

В исходном положении триггер 19 и счетчик 4 находятся в нулевом состоянии, а счетчик 5 — в единичном. Входная импульсная последовательность Х поступает на информационный вход i и через элементы И 10 и ИЛИ 18 на информационный вход счетчика 5. Этот счетчик своими инверсными разрядными выходами управляет двоичным умножителем частоты, состоящим из счетчика 4, группы элементов И 12 и элемента ИЛИ 14. Приращение ду-импульсной последовательности У, посту." пающей на. вход счетчика 4 с выхода

30 импульсного сумматора-вычитателя

25 через элементы И 8 и ИЛИ 16, вызывает на выходе элемента ИЛИ 14 приращение dZ импульсной последователь-. ности 2 . С учетом того, что на инверсных выходах счетчика 5 формируется дополнительный код текущего значения числа Х, можно записать

d2= с)З, (1 где m — коэффициент пересчета счетчиков 4 и 5. Импульсный сумматор-вы,читатель 25 работает в режиме суммирования, который задается единичным потенциалом на управляющем входе 28.

Приращение Ж импульсной последо-. вательности определяется суммой приращений dx и 07 соответственно:

И =Их+ dZ.. (21

Иэ выражений (1) и (2)

Вч=в „(з!

Проинтегрировав (3) с учетом пределов интегрирования, получим, теку- щее значение числа У в счетчике 4 х м! т<пк (+<

Окончательно

Ч=вбчх . (S)

B это же время управляющим сигналом с прямого выхода триггера 19 на выходы коммутатора 22 передается код числа а с группы входов 23. ВыФщы коммутатора управляют двоичным умно= жителем частоты, состоящим из счет» чика 4, группы элементов И 13 и элемента ЙЛИ.15. Приращение 4у импульс t

10831 87 ау„= ds, (6) — >(n x, (x!

П1 .1

По окончании входной импульсной последовательности Х на управляющий вход 2 поступает управляющий импульс который устанавливает триггер 19 в единичное состояние. На прямом выходе триггера 19 устанавливается уровень логической "1", а на инверсном выходе — уровень логическопо

"0". При переходе потенциала на прямом выходе триггера 19 из нулевого в единичное состояние на выходе формирователя 20 импульса появляется короткий импульс, который обнуляет счетчик 4 и устанавливает счетчик 5 в единичное состояние. После установки триггера 19 в единичное состояние управляющий сигнал на входе коммутатора 22 меняется и,на его seходах устанавливается код числа Ь, установленный на группе входов 24.э

Далее работа устройства происходит следующим образом. От генератора 21 импульсная последова. тельность У2 через элемент

И 9 и элемент ИЛИ 16 поступает на 45 вход счетчика 4. Приращение этой последовательности вызывает приращение ду импульсной последовательности dU на выходе элемента ИЛИ 14, .которая поступает на вход 27 сум- 5п матора-вычитателя 25„ работающего тегерь в режиме вычитания, который задается ециничным потенциалом на управляющем входе 29.. Иа вход 26 сумматора-вычитателя 25 поступает импульсная последовательность У2 че рез элемент И 9 и элемент ИЛИ 17.

Приращение dL. импульсной последовательнэсти 0 на выходе 30 сумматора-вычитателя 25 определяется 6 разностью приращений ду2 и dL- импульсных последовательностей У2 и

U. соответственно:

8P= щ d 2 (12)

Р2

Р - 2 t (13)

0 1 2(Î

Ч1 Р Ч2 - (М)

Ъ.

Еu= Ч

% ) 1

Подставив значение числа У1 из

65 (7, получим значение числа О, заао=a,-au . (e) ной последовательности у, поступающей на .вход счетчика 4, вызывает на выходе элемента ИЛИ 15 приращение д ч1 импульсной последовательности

М1:

И1 где m = 2 количество разрядов (выходов ) коммутатора.

Импульсная последовательность У1 через элемент И б поступает на суммирующий вход реверсивного счетчика 3.

Проинтегрировав (6) с учетом пределов интегрирования и подставив значение

У из (5), получим значение числа У1 в ревЕрсивном счетчике 3

Импульсная последовательность 0 через элемент И 11 и элемент ИЛИ 18 поступает на информационный вход счетчика 5, инверсные разрядные выходы которого управляют двоичным умножителем частоты, состоящим из счетчика 4, группы элементов И 12 и элемента ИЛИ 14. С учетом того, что на инверсных выходах счетчика 5 формируется дополнительный код числа 0, можно записать

1 O ! аu () ач . (9) Из выражений (8) и (9), а0

О - (1 1

Проинтегрировав (10 ), получим, 4

2 (n О

2 (« i

1 О

Приращение 832 импульсной последовательности У2 вызывает также приращение dp импульсной последовательности Р на выходе элемента ИЛИ 15:

Импульаная последовательность Р по". ступает через элемент И 7 на вычитающий вход реверсивного счетчика 3, в котором было зафиксировано ранее согласно (7I число. У . При достижении импульсной последовательностью

Р значения У1 реверсивный счетчик об нуляется и сигналом со своего выхода обнуления устанавливает триггер 19 в нулевое состояние, которое запрещает дальнейшее прохождение импульс-. ной последовательности через элемент !

И 9 и элемент ИЛИ 16 на вход счетчика 4 ° B этот момент процесс вычисления окончен.

Проинтегрировав (12) с учетом пре делов интегрирования, получим

Из (14) найдем 12.

m1

Ч = — У

Из выражений, (11 ) и (15 ) 1083187 2 tnbl X

С(Ъ

76 фиа 2

Составитель А.Шуляпов

Редактор М.Рачкулинец Техред Т.Фанта Корректор О. Билак

Заказ 1755/43 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул, Проектная, 4 фиксированного в счетчике 5 по окон- чании вычисления: — (пХ б cI

U=e = х . (e) В счетчике 4 по окончании вычисления эафиксируется число У . Из выражений (15 ) и (7 ) Использование предлагаемого устройства позволяет дополнительно вы5 чцслять функцию вида