Устройство для контроля обработки двоичной информации

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОБРАБОТКИ ДВОИЧНОЙ ИНФОРМАЦИИ, содержащее сумматор по модулю два, триггер контрольного разреза и группу элементов И-НЕ, причем каждый i-й контролируемый вход устройства (где i- от 1 до (N-1), а N - количество разрядов обрабатываемой информации) соединен с первым входом, соответствукщего элемента И-НЕ группы и с соответствующим входом сумматора по модулю два, выход i-ro элемента И-НЕ группы соединен с вторым входом (i+1)-ro элемента И-НЕ группы, (N-l)-ft контролируемый вход устройства соединен с вторым входом первого элемента И-НЕ группы, N-й вход устройства соединен с N-M входом сумматора по модулю два, отличающееся тем, что с цепью расширения области применения за счет обеспечения контроля прямого и обратного счета, прямого и обратного сдвига, в .устройство введены группа элементов ИЛИ-НЕ, дешифратор, два элемента ИЛИ, четыре элемента ШШ-НЕ, семь элйМентов И-НЕ и два элемента НЕ, причем каждый i-й контролируемый вход устройства соединен с первым входом соответствующего элемента ИЛИ-НЕ группы, выход i-ro элемента ШШ-НЕ группы соединен с вторым .в содом (i+1)-ro элемента ИЛИ-НЕ группы, (М-1)-й контролируемый вход устройства соединен с вторым входом первого элемента ИЛИ-НЕ группы, выход (N-l)-ro элемента И-НЕ группы соединен , с (N+1)-M .входом сумма.тора по модулю два и с первым входом первого элемента И-НЕ, выход (N-l)-ro элемента ИЛИ-НЕ через первый элемент НЕ соединен с первым входом второго элемента И-НЕ и с (N+2)-M входом сумматора по модулю два, первые i входы первог о и второго элементов ИЛИ-НЕ соединены соответственно с (Л входами прямого и обратного сдвига устройства, выходы первого и второго элементов И-НЕ, первого и второго элементов ИЛИ-НЕ соединены соответственно с ()-M, (N+4)-M, (N+5)-M и (N+6)-M входами сумматора по модулю два, а их вторые входы соедине00 ны соответственно с первым, вторым, со третьим и четвертым выходами дешифСП ратора, первые входы третьего и чет00 вертого элементов И-НЕ сое.гегнены соответственно с N-M и первым контролируемыми входами устройства, второй вход четвертого элемента И-НЕ соединен с первым входом кода задания режима работы устройства, первым входом дешифратора и входом второго элемента НЕ, выход которого соединен с вторым входом третьего элемента И-НЕ и является управляющим выходом устройства , третьи входы третьего и четвертого элементов И-НЕ объединены и соединены с выходом третьего эле

СО)ОЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЯИН (19) (и)

3(51) G 06 F 11/08

581

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

"н.".")ХяМ>

Ь,)(.1 & ) ду.

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3450012/18-24 (22) 11.06.82 (46) 30.04.84. Бюл. Ф 16 (72) Ю.Я. Берсон, E..ß. Марголин и С.И. Червяков (53) 681.326.7(088.8) (56) 1. Селлерс Ф. Методы обнаружения ошибок в работе ЭЦВМ. М., "Мир", 1972, с. 199-204 .

2. Патент США )1- .3567916, кл. С 06 F 11/08, 1971 (прототип) . (54)(57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ОБРАБОТКИ ДВОИЧНОЙ ИНФОРМАЦИИ, содержащее сумматор по модулю два, триггер контрольного разреза и группу элементов И-НЕ, причем каждый i-й . контролируемый вход устройства (где от 1 до (N-1), а N — количество разрядов обрабатываемой информации) соединен с первым входом соответствующего элемента И-HE группы и с соответствующим входом сумматора по модулю два, вьиод i-ro элемента И-НЕ группы соединен с вторым входом (i+1)-го элемента И-НЕ группы, (Н-1)-й контролируемый вход устройства соединен с вторым входом первого элемента И-НЕ группы, N-й вход устройства соединен с N-и входом сумматора по модулю два, о т л и ч а ю щ е е с я тем, что с целью расширения области применения за счет обеспечения контроля прямого и обратного счета, прямого и обратного сдвига, в .устройство введены группа элементов

ИЛИ-НЕ, дешифратор, два элемента ИЛИ, четыре элемента ИЛИ-НЕ, семь элбйентов И-НЕ и два элемента НЕ, причем . каждый i-й контролируемый вход устройства соединен с первым входом соответствующего элемента ИЛИ-НЕ группы, выход i-го элемента ИЛИ-НЕ группы соединен с вторым входом (i+1)-rî элемента ИЛИ-НЕ группы, (N-1)-й контролируемый вход устройства соединен с вторым входом первого элемента ИЛИ-НЕ группы, выход (N-1)-го элемента И-НЕ группы соединен с (N+1)-и входом сумматора по модулю два и с первым входом первого элемента И-НЕ, выход (N-1) -го элемента ИЛИ-НЕ через первый элемент

НЕ соединен с первым входом второго элемента И-НЕ и с (N+2)-м входом сумматора по модулю два, первые. входы первого и второго элементов

ИЛИ-НЕ соединены соответственно с входами прямого и обратного сдвига устройства, выходы первого и второго элементов И-НЕ, первого и второго элементов ИЛИ-НЕ соединены соответственно с (N+3)-м, (N+4)-м, (N+5)-м и (N+6)-м входами сумматора по модулю два, а их вторые входы соединены соответственно с первым, вторым, третьим и четвертым выходами дешифратора, первые входы третьего и четвертого элементов И-НЕ соединены соответственно с N-м и первым контролируемыми входами устройства, второй вход четвертого элемента И-НЕ соединен с первым входом кода задания режима работы устройства, первым входом дешифратора и входом второго эле-,) мента НЕ, вьиод которого соединен с вторым входом третьего элемента И-НЕ и является управляющим выходом устройства, третьи входы третьего и четвертого элементов И-НЕ объединены и соединены с выходом третьего эле108 мента ИЛИ-НЕ и (N+7) -м входом сумматора по модулю два, (N+&) -й и (N+9)-й входы которого соединены соответственно с выходами третьего и четвертого элементов И-HE первый вход пятого элемента И-НЕ соединен с выхо-, дом триггера контрольного разряда и (N+10)-м входом сумматора по модулю два, (Я+11)-й вход которого соединен с выходом четвертого элемента ИЛИ-НЕ и управляющим входом дешифратора, второй вход кода задания режима работы устройства соединен с первыми входами третьего и четвертого элементов

ИЛИ-НЕ и с первыми входами шестого и седьмого элементов И-НЕ, тактовый вход устройства соединен с вторънчи входами третьего и четвертого элемен9581 тов ИЛИ-НЕ и с синхронизирующим входом триггера контрольного разряда, третий вход кода задания режима работы устройства соединен с третьим входом третьего элемента ИЛИ-НЕ и с вторым входом дешифратора, выход шестого элемента И-НЕ соединен с входом установки в "1" триггера контрольного разряда, вход установки в "0". которого соединен с вторым входом шестого элемента И-НЕ и выходом седьмого элемента И-НЕ, второй вход которого является контрольным входом устройства, информационный вход триггера .контрольного разряда соединен с выходом сумматора по модулю два и является контрольным выходом устройства.

Изобретение относится к вычислительной технике и может быть испольг зовано при разработке многорежимных устройств обработки двоичной информации со встроенным контролем, например двоичных счетчиков с реверсивным счетом или регистров со сдвиг.ом и параллельной установкой.

Известны устройства контроля счетчиков или регистров, содержащее l0 счетчик или регистр, схему предсказания четкости, триггер ) ля запоминания четкости, схему свертки по модулю два Г13.

Однако известные устройства не обеспечивают контроль многорежимных блоков обработки информации.

Известные устройства используют формирование свертки по модулю два для будущего такта работы и обеспе,чивают выработку сигнала коррекции свертки, запоминание и сложение его по модулю два с текущим значением свертки.

Наиболее близким по технической сущности к предлагаемому является устройство для проверки четкости двоичного регистра 1 2 1.

Данное устройство не обеспечивает контроля работы .счетчика в режиме обратного счета, в режиме записи, 2 а также не позволяет контролировать работу сдвиговых реверсивных регистров и требует для контроля наличия инверсных выходов у контролируемого устройства, что значительно сужает область применения известного устройства.

Цель изобретения — расширение области применения устройства за счет обеспечения возможности контроля как прямого, так и обратного сдвига.

Поставленная цель достигается тем, что в устройство для контроля обработки двоичной информации, содержащее сумматор по модулю два, триггер контролируемого разряда и группу элементов И-НЕ, причем междый i-й контролируемый вход устройства (где

i -ь, от 1 до (N-1), а Я - количество разрядов обрабатываемой информации) соединен с первым входом соответствующего элемента И-НЕ группы и с соответствующим входом сумматора по модулю два, выход i-го элемента И-НЕ группы соединен с вторым входом (i+1)-ro элемента И-НЕ группы, (N-1) -й контролируемый вход устройства соединен с вторым входом первого элемента И-НЕ группы, N-й вход устройства соединен с N-м входом сумматора по модулю два, введены

3 1089581 4

1 группа элементов ЙЛИ-НЕ, дешифратор, ИЛИ-НЕ и с первыми входами шестого . четыре элемента ИЛИ-НЕ, семь элемен- и седьмого элементов И НЕ, тактовый тов И-НЕ и два элемента НЕ, причем вход устройства соединен с вторыми каждый 1-й контролируемый вход уст- входами третьего и четвертого элеройства соединен с первым входом 5 ментов-ИЛИ-НЕ и- с синхронизирующим соответствующего элемента ИЛИ-НЕ входом триггера контрольного разряда, группы, выход i-го элемента ИЛИ-НЕ третий вход задания кода режима уст группы соединен с вторым входом ройства соединен с третьим входом (i+1)-го элемента ИЛИ-НЕ группы, . третьего элемента ИЛИ-НЕ и с вторым (N-1)-й контролируемый вход устрой- 10 входом дешифратора, выход шестого ства соединен с вторьи входом пер- элемента И-НЕ соединен с входом уставого элемента ИЛИ-НЕ группы, выход новки s " I" триггера контрольного (N-1)-го элемента И-НЕ группы соеди- разряда, вход установки в "0" котонен с (И+1)-м входом сумматора по рого соединен с вторым входом шестого модулю два и с первым входом пер- 15 элемента И-НЕ и выходом седьмого ного элемента И-НЕ, выход.(N-1)-го элемента И-НЕ, второй вход которого элемента ИЛИ-НЕ группы через первый .является контрольным входом устройэлемент HE соединен с первым входом ства, информационный вход триггера второго элемента И-НЕ и (N+2)-м . контрольного разряда соединен с вывходом сумматора по модулю два,первые 20 ходом сумматора по модулю два и являвходы первого и второго элементов ется контрольным выходом устройства.

ИЛИ-НЕ соединены соответственно с Сущность изобретения заключается входами первого и обратного сдвига в том, что при контроле счета или устройства, выходы первого, второго сдвига коррекция четности в режиме элементов И-НЕ, первого, второго р5 обратного счета или обратного сдвига элементов ИЛИ-НЕ соединены соответ- производится аналогично коррекции ственно с (И+3)-м, (И+4)-м,(И+5)-м, в режиме прямого счета или сдвига при (N+6)-м входами сумматора по модулю использовании одного и того же сумдва, а их вторые входы соединены матора по модулю два как для формисоответственно с первым, вторым, З рования контрольного разряда слетретьим и четвертым выходамн дешиф- дующего состояния, так и для выработ-. ратора, первые входы третьего и чет- ки контрольного сигнала, путем комвертого элементов И-НЕ- соединены. пенсации в каждом режиме работы счетсоответственно с И-м и первым контро- чика или регистра. сигналов на входе лируемыми входами устройства, второй блока свертки, не являющихся необвход четвертого элемента И-НЕ соеди- ходимыга в данном режиме работы для

3S нен с первым входом кедов задания ., выработки контрольного сигнала или режима работы устройства, первым вхо.- контрольного разряда.. дом дешифратора и входом второго эле- На чертеже представлена блок-схема мента НЕ, выход которого соединен c предлагаемого устройства для контро о вторым входом третьего элемента И-НЕ .ля N-разрядного блока обработки ини является управляющим выходом устрой- формации. (двоичного счетчика или е ства,- .третьи входы третьего и четвер- регистра сдвига). того элементоа И-НЕ объединены и соединены с выходом третьего элемента Устройство содержит группы 1 и 2

ИЛИ-НЕ и (И+7)-м входом сумматора по из (И-1) элементов соответственно модулю два, (N+8)-й и (И+9)-й входы . И-НЕ и ИЛИ-НЕ, первые входы которых которого соединены соответственно с .соединены с шиной 3 контролируемых . выходами третьего и четвертого эле-., входов устройства (первый вход устментов И-НЕ, первый вход пятого эле- ройства — с входом (И-1)-ro элемента, мента И-НЕ соединен с выходом триг- второй вход — с входом (И-2)-го эле50 гера контрольного разряда и (N+10)-м мента,..., (N-1)-й вход — с входом входом сумматора по модулю два,, первого элемента). (И+11)-й. вход которого соединен с вы- По.вторым входам элементы каждой ходом четвертого элемента ИЛИ-НЕ и . из групп 1 и 2 соединены последовас управляющим входом дешифратора, вто- 5 тельно в направлении от первого рой вход задания кода режима работы элемента группы к (N-1)-у. Второй устройства соединен с первыми входами и первый входы первого элемента кажтретьего и четвертого элементов дой из групп 1 и 2 соединены. Выход гера 25 соединен с (N+11)-м входом . сумматора 5..Выход элемента И-НЕ 23 соединен с вторым входом элеМента

И-НЕ 22.

При контроле реверсивного счетчика его входы режима счета, разрешения параллельной записи и синхронизации соединяют соответственно с входами.

18, 24 и 26 устройства, а выходы счетчика - с шиной 23 контролируемых входов

При наличии у проверяемого счетчика двух входов синхронизации (для прямого и обратного счета). разрешение прохождения на них тактовых сигналов с входа 26 в зависимости от режима {прямой или обратный счет} осуществляется с помощью сигналов на входе 18 и выходе 17.

При контроле, реверсивного регист ра сдвига его входы режима сдвига разрешения .параллельной записи, сйн хронизации,. последовательной информации прямого сдвига, последовательной информации обратного сдвига соединяются соответственно с входами 18, 24, 26, 10 и 11 устройства, a,âìñoäû регистра - с шиной 3 контролируемых. входов

Устройство обеспечивает контроль при работе в пяти режимах, определяе" мых потенциалами "0" и "1" на входах кодов режима 18, 21 и 24: прямой счет (на входе 18 уровень "0",:на входе

21 уровень "1",. на входе 34 уровень

"0") 1.обратный счет (на входах 18 и 21, уровень "1", на входе 24 — уровень "0"); сдвиг в сторону старших" разрядов, сдвиг влево, или прямой сдвиг (на входе 18, 21 24 уровень "О"); сдвИг s сторону мпадшх разрядов, сдвиг вправо ипи обратный сдвиг (на входе 18 уровень "1", на входах 21 и 24 уровень "0"); параллельная запись (на входе 24 уровень и 1tr)

В режиме контроля прямого счета тактовые импульсы с входа 26 поступают на входы синхронизации триггера

25 и контрснщууемого счетчика. В отрицательный полупериод тактового сигнала уровень "1". на выходе элемента

ИПИ-НЕ 20 разрешает работу дешифратора 12 и прохождение сигнала с триггера 25 на вход (И+10) сумматора 5 через элемент И-НЕ 19 °

Уровень "0" на выходе 12.3 дешифратора 12 и втором .входе элемента

И-HE 6 запрещает прохождение сигнала

5 1089581 6 (N-1)-ro элемента группы 2 соединен с элементом НЕ 4.

Контролируемые входы устройства соединены с N входами сумматоров 5 по модулю два, (0+1)-й вход которого соединен с выходом (Н-1)-го элемента

И-НЕ группы 1 и первым входом эле-. мента И-НЕ 6. Выход элемента НЕ 4 соединен с (N+2)-м входом сумматора

5 и первым входом элемента И-НЕ 7.

Первые входы элементов ИЛИ-НЕ 8. и 9 соединены соответствеНно с входами

10 и 11 прямого и обратного сдвига устройства. Вторые входы элементов

И-НЕ 6 и 7 и ИЛИ-НЕ 8 и 9 соединены с выходами соответственно с 1-го по 4-й дешифратора 12, а их входы— с входами соответственно с (N+3)-го по (N+6) -й сумматора 5, (N+7)-й вход которого соединен с первыми входами элементов И-НЕ 13 и 14 и выходом элемента ИЛИ-.НЕ 15. Вторые входы элементов И-НЕ 13 и 14 соединены соответственно с И-м и первым контролируемым входами, третий вход элемента

И-НЕ 13 соединен с выходом элемента

HE 16 и является управляющим выходом

17 устройства,,третий вход элемента

И-НЕ 14 соединен с входом элемента

НЕ 16, первым адресным входом 11 дешифратора и является входом 18 режима работы устройства, выходы элемен-. тов И-НЕ 13 и 14 соединены соответственно (0+8)-.м и (N+9)-м входами сумматора 5, (N+10)-й и (N+11)-й входы которого соединены соответственно с выходом и входом элемента

И-НЕ 19. Второй вход элемента 19 соединен с выходом элемента ИЛИ-НЕ

20 и управляющим входом дешифратора

12., второй адресный вход которого 40 соединен с первым входом элемента

ИЛИ-НЕ 15 и входом 21 режима работуя устройства. Второй вход элемента 15 соединен с первыми входами И"НЕ 20, 22 и 23 и входом 24 режима работы устройства, третий вход элемента

15 соединен с вторым входом элемента

20, тактовым входом триггера 25 контрольного разряда и тактовым входом

26 устройства, контрольный вход 27 которого соединен с вторым входом элемента И-НЕ 23. Выходы элементов И-НЕ 22 и 23 соединены соответственно. с входами установки .в "1"и "0" триггера 25, ин-5 формационный вход которого соединен с выходом сумматора 5 и контрольным выходом 28 устройства1 выход триг81

10895.7 с выхода (N-1)-го элемента группы 1 ! элементов И-НЕ íà (N+3)-й вход сумматора (на (N+3)-м входе уровень "1 ").

Уровень "1" на остальных выходах дешифратора 12 н входах элементов 5

И-НЕ 7 н ИЛИ-НЕ 8 и 9 разрешает прохождение сигнала с выхода элемента

НЕ 4 на вход (0+4) сумматора 5 и создает уровень "0" на его входах (N+5) и (К+6) независимо от уровней сигналов на входах 10 и 11. Уровень "1" на входе 21 формирует уровень "0" на выходе элемента ИЛИ-НЕ 15 и первых входах элементов И-НЕ 13 и 14 что обеспечивает на входах (N+8) и (И+9) сумматора уровень "1", а на входе (0+7) - уровень "0".

Таким образом, на входы сумматора

:5 поступают: на 1,...,N-й входы — код текущего состояния счетчика с шины 3, 20

:. на (0+1)-й вход - сигнал, сформированный 1-м,...,(N»1)-м элементами И-НЕ группы 1 и представляющий собой свертку по модулю два переносов счетчика при прямом свете, которые долж- 25 ны возникнуть при следующем тактовом импульсе (если a « — состояние i-го разряда счетчика после К-го тактового импульса, то последовательность

4«1,Ê а2,к а1к j,ка2,к а,р ак-1 к " 30 ка„«2, а2 а 1 представляет собой К при прямом счете переносы соответсто венно в 1, 2,3,4,..., N разряды счет.чика, возникающие после (К+1)-го. тактового импульса; сумма по модулю 2 переносов 1®а. Щ à à O+ а а а„

® ° ° 9 ащ1 ам 2 ° ° а2 а1 равна величине - - -, Ц, 2 43 с« Ц-1 котоРУю 40 формирует группа 1 элементов И-НЕ); на (0+2)-й и (0+4)-й входы — соответственно сигнал с выхода элемента

НЕ 4 и инверсия этого сигнала, создаю щие при Взаимном су1«мировании по мо-, 4 дулю два уровень "1"; на (N+3)-й вход - уровень "1"; на (Я+5)-й, (N+6)-й и (N+7)-й входы — уровень "0"; на (N+8)-й и (N+9)-й входы — уровень "1"; на (N+11)-й и (И+10)-й 50 входы — соответственно сигнал с выхода триггера 25 и его инверсия, создающИе при взаимном суммировании по модулю два уровень "1".

Так жк суммы по модулю два сигнал лов на входах (N+2) (N+3) (0+11) сумматора 5 равна "1", а свертка текущего состояния контролируемых входов 3 и сигнала с выхода группы 1 элементов И-HE равна сумме по модулю. два сигналов следующего состояния счетчика (в принятых обозначениях: сумма fzo модулю два текущего состоя«ия А к = а 1 к® а 2 кО+ ° (+) ан,к су " ! I по модулю два переносов :,. а Л.,р О-В

А"- "

Q+ O« „.ц я-,К-. 1,К следовательно., „® К= щ ++ (,KK0agко--- о Р(4в«о

ИМ(— 1 1К 2К

""1(-)".8 Н-..Н-2,„."...a„,„) =(1 I® 4 «i +" М н, Р - фЪй,в",ю,к) м«к+10Ф2,кто+ «О+ан к+1ФА3см

° или сумма по модулю два следующего состояния),- то на выходе сумматора 5 формируется контрольный разряд кода следующего состояния контролируемых выходов, дополняющий этот код до нечетности. По положительному перепаду тактового импульса на входе 26 контрольный разряд записывается в триггер 25 одновременно с изменением состояния контролируемых входов шины 3 °

В положительный полупериод тактового сигнала (на входе 26 уровень и н

1 ) на выходе элемента ИЛИ-НЕ 20 формируется уровень "0", создающий на выходе элемента И-HE 19 и входе (N+10) сумматора 5. уровень "1", а также запрещающий работу дешифратора

12, и, следовательно, на его выходах присутствует уровень "1", поступаю.«ций на вторые входы элементов И-НЕ

6 и 7 и ИЛИ-НЕ 8 и 9. Таким образом, .разрешается прохождение на входы (N+3) (N+4) сумматора 5 через элементы 6 и 7 сигналов с выходов групп

1 и 2, а на выходах элементов KIN-НЕ

8 и 9 и соответственно входах (N+5) и (0+6) сумматора формируется уровень или

0 независимо от сигналов на входах ,10 и 11. На выходах (N+8) и (N+9) сумматора 5 - уровень "1", а на входе (N+7) — уровень "0", определяемые элементами ИЛИ-НЕ 15, И-HE 13 и 14 и уровнем "1" на вкоде 21.

Таким образом, на входы сумматора 5 поступают: на входы 1,...,N— к(щ нового состояния контролируемых

581

9 . 1089 входов; на входы (И+1), {И+2.) и (И+3)сигналы с выходов групп 1 и 2 и их инверсии„ компенсирующие друг друга в свертке; на входы (И+5),...,(N+7) уровень "О";. на входы (И+8),..., (N+f0) - уровень "1"; иа вход (N+11) с выхода триггера 25 контрольный разряд нового состояния контролируемых выходов, сформированный в предшествующеш попупериоде. !о

Так как свертка (сумма) по модулю . два сигналов на входах (И+1) и (И+!О) равна "1", то сумматор 4, складывая по модулю два код нового состояния, его контрольный разряд и "1", сформи- !5 рует на выходе 28 либо у!вровень "0" при соответствии контрольного разряда новому состоянию контролируемых входов (признак исправности), либо уровень

"1" прй несоответствии (признак неисправности)..

Контроль обратного счета происходит,аналогично, за исключением того, что формирование суммы по. модулю два переносов следующего состояния счет- 25 чика производится не группой влеmemos И-НЕ, а группой 2 элементов . ИЛИ-НЕ и элементом НЕ 4, (если а 1,К состояние i-разряда счетчика после

К-го тактового импульса, то последовательность сигналов представляет собой переносы (заемы), из 1,2,3,..., И-го разрядов счетчика, возникающие после (К+1.)-го тактового импульса);, величина 1®с!.! „Q+a o! Q+) --О+ !,К Я,К !, К 35.

К-gp," 4,К равна

1к

2к 8g !, ...p и"2,к й- .! к

"- 0l м-,к что. реализуется группой 2 элементов ИЛИ-НЕ и элементом . НЕ 4 45 запрет прохождения сигнала с выхода элемента 4 через элемент И-НЕ 7 оЬес-. печивается уровнем "0" с выхода 12 4 дешифратора 12.

В режиме контроля прямого сдвига в

50 отрицательный полупериод тактового сигнала уровень "!" иа выходе элемента.ИЛИ-НЕ 20 и соответственно, управляющем входе дешифратора 12 и втором входе элемента И-НЕ 19 разрешает работу дешифратора и прохождение сигнала с триггера 25 на вход (N+10) сумматора 5 через элемент 19., Уровень "0" на выходе 12,5 дешифратора 12 и втором входе элемента ИЛИ-НЕ 8 разрешает прохождение сигнала с последовательного входа 10 (сигнала, который при следующем тактовом сигнале запишется в

1-й разряд регистра сдвига) на вход (N+S) сумматора 5.

Уровень "1" на остальных выходах дешифратора !2 и вторых входах элементов И-НЕ 6 и 7 и ИЛИ-НЕ 8 и 9 разрешает прохождение сигналов с выходов группы 1 и. элемента НЕ 4 и запрещает прохождение сигнала с входа 11 соответственно на входы (N+3), (N+4) и

{N+6) сумматора 5 (на входе (N+6) уровень "О) .

Наличие "0" на входах элемента

ИЛИ-НЕ 15 обеспечивает формирование на его выходе, первых входах элементов И-НЕ 13 и .14, входе (N+7) сумматора 5 уровня "1". На третьем !.входе элемента И-НЕ 13 уровень "1", обеспечиваемый элементом НЕ 16, на третьем входе элемента 14 уровень

"0", поступающий с входа 18 и обес ечивающий уровень "1" на входе (И+9) сумматора 5. Наличие "1" на первом и третьем входах элемента 13 обеспечивает прохождение сигнала с И-го контролируемого входа (сигнала, кото- . рый будет "вытолкнут" из регистра при следующем тактовом импульсе) на вход (И+8) сумматора 5.

Таким образом на входы сумматоры 5 поступают: 1,...,И входы — код текущего состояния регистра; на входы (N+!), {И+2) и (И+3), (И+4) — сигналы с выходов групп 1 и 2 и их инверсии,вза!у-. но компенсирующие друг друга при суммировании; на вход (N+5) - инверсия сигнала последовательного входа 10; на вход (И+6) — уровень "0"; на вход (И+7) - уровень "1"; на вход (N+8) инверсия сигнала И-го контролируемого входа, дойолняющая до "1" в свертке сигнал на И входе сумматора S; на вход (N+9) " уровень "f"- на входы (И+11) и (N+10) - сигнал с выхода триггера 25 и его инверсия, компен,сирующие друг друга в свертке, т.е. на, входы 1,... (И-1), (@+5) сумматора

5 поступают сигналы, которые будут присутствовать на контролируемых входах шины 3 при следующем тактовом импульсе, причем èà (N+5)-м входе присутствует инверсия сигнала, свертка сигналов на входах И и (N+8), (N+1), (N+2) и (И+3), (И+4), (И+10) и (И+11), (И+7), (И+6), (И+9) равна

"0". Поэтому сумматор 5 формирует

1089581 на информационном входе триггера 25 сигнал, соответствующий контрольному разряду следующего состояния регистра и записываемый по положительному перепаду тактового импульса на входе 26 в триггер 25 контрольного разряда одновременно с изменением состояния регистра.

Формирование контрольного сигнала в отрицательный полупериод тактового .сигнала аналогично формированию признака исправности (неисправности) в режиме прямого счета.

Контроль обратного сдвига проходит аналогично контролю прямого сдви - 15 га, за исключением того, что прохождение сигнала с последовательного входа 11 (сигнал, который при следующем тактовом импульсе через последовательный вход сдвига запишется в

N-й разряд регистра сдвига) разреша" ется уровнем "0" на выходе 12.6 дешифратора 12 и втором входе элемента

ИЛИ-НЕ 9, а прохождение сигнала с входа .10 запрещается уровнем "1" с выхода 12,5 дешифратора 12.

В отрицательный полупериод тактового сигнала на входы 2,3,...,-N,(N+6) сумматора 5 поступают сигналы, которые будут .записаны в 1-м, 2-м,..., 30 ...,(N-1)-м, й-м разрядах регистра при следующем тактовом импульсе, причем на (N+6)-м входе присутствует инверсия сигнала.

Свертка сигналов на входах 1 и (N+9), (N+1), (N+2) и (M+3), (И+4), (N+10) и (N+11) (N+7) (N+5) (0+8) равна О, В режиме контроля записи информации, определяемом уровнем ™1" на входе 24, контрольный разряд, соответствующий состоянию контролируемых входов, записывается в триггер 25 одновременно с изменением состояния контролируемых входов. Запись . "45

12 в триггер 25 производится с помощью элементов И-HR 21 и

22 по установочным входам независимо от состояния на информационном и синхровходе триггера.

Уровень " 1" на входе 24 формирует

"0" на выходе элементов ИЛИ-НЕ 20 и, 15, который запрещает работу дешифратора 12, создавая на его выходах уровень "1", и обеспечивает уровень

"1" на выходах элементов И-НЕ 13, 14 и 19 и входах (0+8), (N+9), (N+10) сумматора 5. На выходах элементов ИЛИ

ИЛИ-НЕ 8 и 9 и входах (0+5), (N+6), (N+7) уровень "0"

Уровень "1" на входах дешифратора

12 разрешает прохождение сигналов с выходов группы 1 и элемента НЕ 4 на входы (N+3) и (И+4) через элементы И-НЕ, 6 и 7, обеспечивая тем самым компенсацию сигналов групп 1 и 2 в свертке.

Информационный код поступает на входы 1,...„N сумматора 5, на вход (N+11) которого поступает контрольный разряд, а свертка сигналов на остальных входах равна "1". Поэтому сумматор 5 формирует контрольный сигнал - уровень "0" при соответствии контрольного разряда записанному в

;регистре коду, ипи уровень "1" при несоответствии.

Эффективность изобретения заключается в расширении области применения устройства путем обеспечения контроля различных операций (функциональных блоков) одним и тем же контрольным оборудованием без использования дополнительный выходов проверяемого оборудования, а также за счет увеличения числа контролируемых режимов, что.позволяет увеличить полноту контроля. При модульном проектировании изобретение обеспечивает построение контрольного модуля, заменяющего несколько типов модулей .

1089581

Составитель И. Сигалов

Техред B.äàëeêîðåé Корректор M. Шароши

Редактор М. Янович

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 2936/46 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5