Устройство управления прерыванием программ

 

УСТРОЙСТВО УПРАВЛЕНИЯ ПРЕРЫВАНИЕМ ПРОГРАММ, содержащее сумматор , блок Пс1мяти, пять блоков элементов И, блок элементов И-НЕ, четыре регистра, три элемента ИЛИ, три элемента И, причем выход блока элементов И-НЕ соединен с первым входом сумматора, выход суммы и знаковый выход которого подключены к первому и второму входам первого блока эЛе-. ментов И соответственно, выход которого подключен к входу первого регистра , первый вход блока элемента И-НЕ Подключен к выходу второго блока элементов И, первый вход которого подключен к первому выходу второго регистра, первые входы третьего и четвертого блоков элементов И подключены к выходам первого и второго элементов И соответственно,второй вход третьего блока элементов И подключен к первому выходу четвертого регистра, отличающееся тем, что, с целью повышения производительности,в He- го введены пятый регистр, два элемента НЕ и три схемы сравнения, при .чем второй вход блока элементов И-НЕ является запросным входом устройства, второй и третий входы сумматора подключены к выходам первого регистра и третьего блока элементов И соответственно , знаковый выход сумматора подключен к выходу прерывания устройства,признаковый выход сумматора подключен к первому входу первого элемента ИЛИ и управляющему входу первой схемы сравнения, первый вход которой подключен к выходу сукматора,а второй вход к первому выходу третьего регистра, который также подключен к первым входам второй и третьей схем сравнения, .первый и второй выходы несравнения первой схемы сравнения подключены соответственно к управляющему входу второй сравнения и первому входу третьего элемента И,/ выход которого является управляющим входом третьей схемы сравнения, второй вход которой подключен к первому выходу с S четвертого регистра, а первый выход - к тактовому входу четвертого (Л регистра и второму входу первого элемента ИЛИ, третий вход которого подключен к первое выходу несравнения второй схелы сравнения, четвертый вход первого элемента ИЛИ подключен к управлякйцему входу устройства и входу сброса четвертого регистра , выход первого, элемента ИЛИ является считывающим входом блока ;о а: памяти, информационный выход которого подключен к входу третьего регистра , управляющий вход устройства пода ключен к входу записи блока памяти, 4i выход пятого регистра соединен с информационным входом блока памяти и vl является информационным выходом устройства , пятый и шестой входы первого элемента ИЛИ соединены с вторыми выходами несравнения второй и третьей схем сравнения, второй выход четвертогчэ регистра соединен с первым входом пятого блока элементов И, выход которого соединен с первым вхо- , дом пятого регистра второй вход которого соединен с выходом четвертого блока элементов И, второй вход которого соединен с вторым выходом втррого регистра и с входом второго

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 3(51) С 06 F 9 46

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Ц,,, )3 щт«;у (21 ) 3569108/18-24 (22) 06.01.83 (46) 07.06.84. Бюл. )) 21 . (72) П.В.Турлаков, П.И.Власенко, Л.Д.Муравьев и С.Н.Власенко (53) 681.325 (088.8) (56) 1.Авторское свидетельство СССР

Р 807292, кл. G 06 F 9/46, 1980.

2.Авторское свидетельство СССР

)) 898434, кл. G 06 F 9/46, 1982 (прототип).

{54)(57) УСТРОИСТВО УПРАВЛЕНИИ ПРЕРЫВАНИЕМ ПРОГРАММ, содержащее сумматор, блок памяти, пять блоков элемен.

:тов И, блок элементов И-НЕ, четыре регистра, три элемента ИЛИ, три элемента И, причем выход блока элементов И-НЕ соединен с первым входом сумматора, выход суммы и знаковый выход которого подключены к первому и второму входам первого блока эле-. ментов И соответственно, выход которого подключен к входу первого регистра, первый вход блока элемента

И-НЕ подключен к выходу второго блока элементов И, первый вход которого подключен к первому выходу второго регистра, первые входы третьего и четвертого блоков элементов И подключены к выходам первого и второго элементов И соответственно, второй вход третьего блока элементов И подключен к первому выходу четвертого регистра, о т л и ч а ю щ е е с я тем,что,с целью повышения производительности,в не го введены пятый регистр, два элемента НЕ и три схемы сравнения, при.чем второй вход блока элементов И-НЕ является запросным входом устройства, второй и третий входы сумматора подключены к выходам первого регистра и третьего блока элементов И соответственно, знаковый выход сумматора подключен к выходу прерывания устройства,признаковый выход сумматора подключен к первому входу пер.вого элемента ИЛИ и управляющему входу первой схема сравнения, первый вход которой подключен к выходу суммы су)экватора,а второй вход к первому выходу третьего регистра, который также подключен к первым входам второй и третьей схем сравнения, .первый и второй выходы несравнения первой схемы сравнения подключены соответственно к управляющему входу второй схемы сравнения и первому входу третьего элемента И, выход которого является управляющим входом третьей схемы сравнения, второй вход которой поДключен к первому выходу четвертого регистра, а первый вы- Е ход - к тактовому входу четвертого регистра и второму входу первого элемента ИЛИ, третий вход которого подключен к первому выходу несравне. %м ния второй схемы сравнения, четвертый вход первого элемента ЙЛИ под- Я ключен к управляющему входу устройства и входу сброса четвертого регистра, выход первого. элемента ИЛИ является считывающим входом блока памяти, информационный выход которого подключен к входу третьего регистра, управляющий вход устройства подключен к входу записи блока памяти, выход пятого регистра соединен с информационным входом блока памяти и является информационным выходом устройства, пятый и шестой входы первого элемента ИЛИ соединены с вторыми выходами несравнения второй и третьей схем сравнения, второй выход чет-,фЭ вертого регистра соединен с первым входом пятого блока элементов и, выход которого соединен с первым вхо-, дом пятого регистра, второй вход которого соединен с выходом четвер- того блока элементов И, второй вход которого соединен с вторым выходом второго регистра и с входом второго

1096647

Ю

45 элемента ИЛИ, выход которого соединен с первьм входом второго элемента И и через элемент НЕ с первым входом первого элемента И и с вторым входом третьего элемента И, выходы первого и второго элементов И подключены соответственно к вторым входам пятого и второго блоков эле ментов И, информационные входы втоИзобретение относится к вычислительной техниКе и может быть исполь зовано в универсальных мультипрограммных вычислительных системах.

Известно устройство для обслуживания запросов, содержащее блок управления, блок памяти, блок настройки, регистры, схему сравнения, сумматор-вычислитель, два блока выбора наибольшего числа и два узла .обнаружения нулевого кода f1)

Недостаток этого устройства состоит в том, что .оно обладает ограниченными функциональными возможностями, так как основное егЬ назначение максимально использовать ресурсы вычислительной системы исключает приме нение устройства в.системах реального времени.

Наиболее близким к изобретению по технической сущности и достигаемому результату является устройство управления прерыванием программ, содержащее регистр запросов, вход которого является информационным входом устройства, девять групп элементов И, три элемента ИЛИ, блок памяти, регистр, первый и второй выходы устройства, две группы элементов

ИЛИ, группа элементов НЕ, пять элементов И, триггер приоритета, сумматор, выходной регистр, регистр операций, первый и второй информационные выходы устройства, причем первый выход регистра запросов соединен с первыми входами первой и второй группы элементов И, а второй входс первыми входами первого, второго и третьего элементов И, третий выход — с первыми входами четвертого и пятого элементов И, а также второго элемента ИЛИ, выход второй группы элементов И соединен с входом регистра свободных ресурсов, выход которого подключен к первому входу четвертой группы элементов И, выход второго, элемента ИЛИ соединен с вторыми входами первой и четвертой групп элементов И, выход третьей группы элементов И соединен с первым входом второй группы элементов рого и четвертого регистров соедине-" ны с вторым выходом третьего регист ра и с входом третьего элемента ИЛИ, выход которого через элемент НЕ соединен с вторыми входами первого и второго элементов И и с сигнальным выходом устройства, тактовый вход второго регистра соедийен с вторым . выходом второй схемы сравнения.

-ИЛИ, выход которого подключен к входу выходного. регистра, выход группы элементов HE соединен с первым входом сумматора, а выход четвертой группы элементов И - с первым входом первой группы элементов ИЛИ, выход которой соединен с вторым входом сумматора. Кроме этого, второй вход пятой группы элементов И подключен к первому входу устройства, а выход соединен с вторым входом первой группы элементов ИЛИ, выход первого .элемента И соединен с входом триггера приоритета и третьим входом регистра операций, а также со вторыми входами шестой группы элементов И и первого элемента

ИЛИ, информационный выход су".матора соединен с первым входом второй группы элементов И, первый управляющий выход — с вторыми входами второй группы элементов И, первого и четвертого элементов Й, второй управляющий выход — с вторыми входами второго и пятого элементов И, выход второго элемента И соединен с управляющим входом блока памяти, а также— с вторым входом регистра операций и третьим входом первого элемента

ИЛИ, выход третьего элемента И соединен с первым входом третьего элемента ИЛИ, а второй вход - с первым, выходом триггера приоритета, второй выход которого соединен с вторым входом второго элемента ИЛИ, выход четвертого элемента И соединен с вторым входом седьмой группы элементов И и четвертым входом первого элемента ИЛИ, выход шестой группы элементов И соединен с вторым входом второй группы элементов ИЛИ, выход пятого элемента И вЂ . с вторым входом третьего элемента ИЛИ, выход которого подключен к второму входу третьей группы элементов И, а также к первым выходам первого элемента

ИЛИ и регистра операций. Выход блока памяти соединен с первым и третьим входами пятой группы элементов И и второй группы элементов ИЛИ соответственно, выход седьмой грлппы эле1096647 ментов И соединен с информационным входом блока памяти и четвертым входом второй группы элементов ИЛИ, а выход выходного регистра с первым входом девятой группы элементов И, выход которой подключей к первому информационному выходу устройства, выход регистра операций соединен с первым входом девятой группы элементов И, выход которого подключен к второму информационному выходу уст- 10 роства, кроме этого, вторые входы восьмой и девятой групп элемента И йодключены к второму входу устройства (2)

Однако в устройстве не производит-15 ся минимизация количества снимаеьых с решения задач и высвобождаемых при этом ресурсов памяти для обслуживания приоритетных запросов. Следовательно устройство не использует имеющиеся возможности по эффективной загрузке ЭВИ, не обеспечивает минимального времени постановки запроса на обслуживание, т.е. обладает ограниченными функциональными возможнос.тями. !

Цель изобретения — повышение про= изводительности устройства.

Поставленная цель достигается тем, что s. устройство управления пре-Ж рыванием программ, содержащее сумматор, блок памяти, пять блоков элементов И, блок элементов И-НЕ, четыре регистра, три элемента ИЛИ, три элемента И, причем выход блока эле- 35 ментов И-НЕ соединен с первым входом сумматора, выход суммы и знаковый выход которого подключены к первому и второму входам первого блока элементов И соответственно, выход 40 которого подключен к входу первого регистра, первый вход блока элементов И-HE подключен к выходу второго блока элементов И, первый вход которого подключен к второму вйходу второго регистра, первые входы третьегс и четвертого блоков элементов И подключены к выходам первого и второго элементов И соответственно, второй вход третьего блока элементов И под- 50 ключен к первому выходу четвертого регистра, введены пятый регистр,два элемента НЕ и три схемы сравнения, причем второй вход блока элементов

Нф является запросным входом устройства, второй и третий входы сумматора55 подключены к выходам первого регистРа и тРетьего блока элементов И соответственно, знаковый выход сумматора подключен к выходу прерывания устройства, признаковый выход сумматора 60 подключен к первому входу первого элемента ИЛИ и управляющему входу первой схемы сравнения, первый вход которой подключен к выходу суммы сумматора, .а второй вход — к первому выходу 65 третьего регистра, который также подключен к первым входам второй и третьей схемы сравнения, первый и второй выходы несравнения первой схемы сравнения подключены соответственно к управляющему входу второй схемы сравнения и первому входу третьего элемента И, выход которого является управляющим входом третьей схемы сравнения, второй вход которой подключен к первому выходу четвертого регистра, а первый выход - к тактовому входу четвертого регистра и второму входу первого элемента HJI?I, третий вход которого подключен к первому выходу несравнения второй схемы сравнения, четвертый вход первого элемента ИЛИ подключен к управляющему входу устройства и входу сброса четвертого регистра, выход первого элемента ИЛИ является считывающим входом блока памяти, информационный выход которого подключен к входу третьего регистра, управляющий вход устройства подключен к входу записи блока памяти, выход пятого регистра соединен с информационным входом блока памяти и является информационным выходом устройства, пятый и шестой входы первого элемента ИЛИ соединены с вторыми выходами несравнения второй и третьей схем сравнения, второй выход четвертого регистра соединен с первым входом пятого блока элементов И, выход которого соединен с первым входом пятого регистра, второй вход которого соединен с выходом четвертого блока элементов И, второй вход которого соединен .с вторым выходом второго регистра и с входом второго элемента

ИЛИ, выход которого соединен с первым входом второго элемента И и через элемент НЕ с первым входом первого элемента И и с вторым входом третьего элемента И,выходы первого и второго элементов И подключены соответственно к вторым входам пятого и второго блоков элементов И, информационные входы второго и четвертого регистров соединены с вторым выходом третьего регистра и с входом третьего элемента

ИЛИ, выход которого через элемент НЕ соединен с вторыми входами первого и второго элементов И и с сигнальным выходом устройства, тактовый вход второго регистра соединен с вторым выходом второй схемы сравнения.

На чертеже представлена структурная схема устройства.

Предлагаемое устройство содержит блок 1 элементов НЕ, регистр 2; сумматор 3, блоки 4-6 элементов И, схему 7 сравнения, регистр 8 схемы 9 и 10 сравнения, элемент И 11, элемент

НЕ 12, элемент ИЛИ 13, блок 14 элементов И, регистр 15, регистр 16.

109664 7 блок 17 элементов И, элемент ИЛИ 18, элемент НЕ 19, элемент ИЛИ 20, регистр 21, блок 22 памяти, элементы

И 23 и 24, информационный вход 25

Устройства, управляющий вход 26 устройства, выход 27 прерывания уст роства, информационный выход 28 устройства, сигнальный выход 29 устройства.

В блоке 22 памяти с помощью операционной системы хранится и обновляется таблица характеристик, решающихся в ЭВИ задач, в число которых входят номера задач и выделенные для них ресурсы памяти. При поСтуплении приоритетного запроса, требуемые ре- 15 сурсы которого превышают имеющиеся . в системе свободные ресурсы, производится поиск задач-кавдидатов на упрятывание (снятие с решения с освобожцением занятых ресурсов) та-, . QQ ким образом, что их количество ока- зывается минимальным. Поиск задачи для упрятывания ведется путеМ просмотра всей таблицы и выбора задачи с минимальными ресурсами. Если же такой задачи не находится, то упряты вается задача с максимальными ресурсами и поиск продолжается.

Устройство работает следующим образом. 30

По информационному вхоцу 25 устройства в сумматор 3 вводится обратный код:требуемых ресурсов запроса, который складывается в сумматоре 3 с кодом свободных ресурсов, поступив. 5 шим.с регистра 2. Если свободных ресурсов достаточно для поступившего запроса, то на первом выходе суммато ра,соответствующем знаку "плюс" результата, появится сигиал, который, разрешает передачу результата сумми- 4О рования на регистр 2 свободных ресурсов и извещает систему через выход

27 об окончании работы устройства, т.е. прерывает систему, которая на- чинает обслуживание пришедшего эа- 45 проса.

При недостатке свободных ресурсов появляется сигнал на втором выходе сумматора 3, который через элемент

ИЛИ 18 считывает очередную ячейку из блока 22 памяти на регистр 21, а также разрешает сравнить в схеме 7 результат суммирования и код, хранящийся в старших разрядах регистра 21.

Если ресурсов очередной задачи достаточно, то на первом входе схемы 7 сравнения появляется сигнал, который разрешает сравнить содержимое регистра старших разрядов регистра 21 очередной задачи и регистра 8. 60

Если ресурсы у очередной задачи (регистр 21) окажутся меньше,чем у минимальной из предыдущих (регистр 8) то сигнал с первого выхода схемы 9

paapemaeT прием содержимого регистра 21 в регистр 8. Он же через элемент ИЛИ 18 поступает на вход чтения блока 22 памяти. Появление сигнала на втором выходе схемы 9 сравнения говорит о том, что код ресурсов очередной задачи оказывается больше, чем код ресурсов в регистре 8 и поэтЬму производится чтение параметров следукщей задачи из блока памяти.

При появлении сигнала на втором выходе схемы 7 и при отсутствии номера максимальной задачи в регистре

8, о чем говорит сигнал на выходе элемента НЕ 12, инициируется процесс сравнения кода ресурса в регистре

15 и кода ресурса в регистре 21, J что осуществляется схемой 10 сравнения. Если код ресурсов регистра 15 меньше, что . определяется наличием сигнала на первом выходе схемы 10 сравнения, то осуществляется пересылка кода параметров очередной задачи из регистра 21 в регистр 15. Сигнал с первого выхода схемы 10 сравнения также поступает на вход элемента ИЛИ

18 для считывания очередной ячейки из блока 22 памяти. Это происходит и при наличии сигнала на втором выходе схемы 10. В этом случае содержимое регистра 15 остается неизменÂéé .

Просмотр ячеек памяти продолжается до тех пор, пока на регистр 21 не считывается нулевой код, что означает окончание просмотра характеристик всех решающихся в системе задач.

При этом на выходе элемента HE 19. появляется единичный сигнал, который поступает на входы элементов И 23 и

24. Если среди рассмотренных задач не окажется ни одной задачи, ресурсов которой хватило бы для обслуживания поступившего запроса,то в регистре имеется нулевой код .и при этом циничный сигнал с выхода элемента

Е 12 позволяет сработать элемену И 23. Сигнал с его выхода разрешает передачу максимального кода ресурса из регистра 15 на сумматор

3, который складывается с предыдущим результатом. Выходной сигнал с элемента И 23 также разрешает передачу содержимого регистра 15 на регистр 16 через блок 17 элементов H.

При этом на выходе 29 появляется сигнал, по которому система производит упрятывание выбранной задачи.

После упрятывания исключается строка характеристик упрятанной задачи из блока памяти по выходному сигналу из регистра 16 и управляющему сигналу, который также обнуляет регистр 15, а затем через схему ИЛИ 18 производит считывание очередной ячейки из блока памяти, т.е. начинает очередной просмотр оставшихся в решении задач.

1096647

Составитель N.Kóäðÿøåâ

Редактор Н.Бобкова Техред А.Ач Корректор A.Òÿñêî

Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва., Ж-35, Раушская наб., д.4/5

Заказ 3826/36

Филиал ППП "Патент", г.ужгород, ул.Проектная,4

Так происходит до тех пор, пока в регистре 8 не зафиксировано элементом ИЛИ 13 наличие ненулевого кода.

В этом случае срабатывает элемент

И 24, сигнал с выхода которого разрешает передать через блок б элемен- 5 тов И на сумматор 3 обратный код ресурса из регистра 8, а также разре-. шает передачу всего содержимого регистра 8 через блок 14 элементов И на регистр 16, содержимое которого через выход 28 поступает в систему.

Система производит упрятывание выбранной задачи с минимальными ресурса" ми. При этом на первом выходе сумматора 3 имеется единичный сигнал, который разрешает передачу содержимого сумматора на регистр 2 и обеспечивает появление на выходе 27 сигнала прерывания устройства.

Применение изобретения позволяет повысить производительность устройства.