Устройство управления обращением к памяти

 

К УСТРОЙСТВО УПРАВЛЕНИЯ ОБРАЩЕНИЕМ К-ПАМЯТИ, содержащее П блоков постоянной памяти, п сдвиговых регистров и блой: синхронизации, адресные входы каждого i-го ( 1,2,...,п) блока йостоянной памяти соединены соответственно с информационными выходами i-го сдвигового регистра, отличающееся тем, что, с целью упрощения устройства , оно содержит три элемента И и элемент ИЛИ, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с первым выходом блока синхронизации , второй выход которого соединен с первым входом второго элемента И и с информационным входом кавдого сдвигового регистра, выход третьего элемента И соединен с информационным входом каждого сдвигового регистра , третий выход блока синхронизации соединен с первым входом третьего элемента И и с первым входом элемента ИЛИ, второй вход которого соединен с четвертым выходом блока синхронизации и со вторым входом второго элемента И,выход которого соединен с информационным выходом устройства, второй вход третьего элемента И соединен с информационным входом устройства, выход первого элемента И соединен со входом синхронизации каждого сдвигового регистра, выходы каждого i-го блока постоянной памяти соединены соответственно с И1 ормационными входами каждого i-го сдвигового регистра, 2. Устройство поп, 1, отличающееся тем, что блок синхронизации содержит первый и второй сдвиговые регистры, причем вход сдвига и выход старшего разряда первого сдвигового регистра соединены со входом сдвига второго сдвигового регистра, О) (выход младшего разряда первого сдвигового регистра соединен с первым выходом блока синхронизации, второй, третий и четвертый выходы блока синхронизахщи соединены соответственно с первым, вторым и третьим информационными выходами второго сдвигового регистра.

СОЮЗ СОВЕТСКИХ

OOI

PECflYSËÈÍ

З Ю С 06 F 13 00

ГОСУДАРСТВЕНКЬЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCNOMIV СВИДатВЪСтаи (21) 3454388/18-24 (22) 17.06.82 (46) 15.06.84 Бюл. 1Ф 22 (72) Б.И.Рувннский, В.П.Басс и С.А.Селютин (53) 681.325 (088.8) (56) 1. Хилбурн Дж., Джулич П. Микро3ВМ и микропроцессоры. М., 19?9, с. 252, рис. 7. 11.

2."Электроника", т. 46, 1973, В 3 с. 44, рис. 2.

3. Патент США Ф 3.863.060, кл. 235-156, рис. 1,6 (прототип).

4. "ТНЕ Е1.ЕСТКОН?С ЕЖ1ИЕЕК", March, 1970, рр. 59-61. (54)(57) 1. УСТРОЙСТВО УПРАВЛЕНИЯ

ОБРАЩЕНИЕМ К IIANHTH содержащее блоков постоянной памяти, и сдвиговых регистров и блок синхронизации, адресные входы каждого 1 -F0 (1=

=1,2,...,п) блока постоянной памяти соединены соответственно с информационными выходами 1 --го сдвигового регистра, отличающееся тем, что, с целью упрощения устройства, оно содержит три элемента И и элемент ИЛИ, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с первым входом второго элемента И и с информационным входом каждо"

ro сдвигового регистра, выход треть„„SU„„1098002 А его элемента И соединен с информационным входом каждого сдвигового регистра, третий выход блока синхронизации соединен с первым входом третьего элемента И и с первым входом элемента ИЛИ, второй вход которого соединен с четвертым выходом блока синхронизации и со вторым входом второго элемента И,выход которого соединен с информационным выходом устройства, второй вход третьега элемента И соединен с информационным входом устройства, выход первого элемента И соединен со входом синхронизации каждого сдвигового регистра, . выходы каждого i --го блока постоянной памяти соединены соответственно с информационными входами каждого 1 -го сдвигового регистра.

2. Устройство по н. 1, о т л и— ч а ю щ е е с я тем, что блок синхронизации содержит первый и второй сдвиговые регистры, причем вход сдвига и выход старшего разряда первого сдвигового регистра соединены со входом сдвига второго сдвнгового регистра, (выход младшего разряда первого сдвигового регистра соединен с первым выходом блока синхронизации, второй, третий и четвертый выходы блока синхронизации соединены соответственно с первым, вторым и третьим информационными выходами второго сдвигового регистра.

1ас3НОСа

Изобретение относится к вычислительной технике и может быть использовано в различных устройствах управления, например, для микрокалькуляторов и микропроцессоров. 5

Известны устройства управления памятью, содержащие несколько блоков памяти с общим блоком синхронизации и с общими шинами адреса и данных.

Каждый из блоков микропрограмм содер-10 кит постоянное запоминающее устройство (ПЗУ), регистр адреса, регистр данных и схему возбуждения (1 3 и (2 ).

Недостатком этих устройств является сложность, обусловленная большим 15 количеством оборудования.

Наиболее близким к предлагаемому по технической сущности является устройство, содержащее и -блоков постоянного запоминающего устройства, 20

В-регистров адреса, Р -регистров данных, блок синхронизации, счетчик тактов и схемы Возбуждения, причем адресные входы каждого блока постоякного запоминающего устройства соеди- 25 иены соответственно с информацион-ными выходами соответствующего ре.гистра адреса, выходы каждого блока постоянного запоминающего устройства соединены соответственно с информа- Зп ционнъвж входами соответствующего регистра данных, выходы блока синхро— ниэации подключены соответственно ко входам синхронизации регистров адреса, регистров данных, счетчика тактов и схемы возбуждения (3 3.

Недостатком данного устройства является наличие в нем таких сложных узлов как счетчика тактов и схемы возбуждения. 4О

Цель изобретения — упрощение устройства.

Поставленная цель достигается тем, что в устройство управления об— ращением к памяти, содержащее блоков постоянной памяти, и сдвиговых регистров и блок синхронизации, адресные входы каждого 1 -го {

1,2,,ь) блока постоянной памяти соединены соответственно с информационными выходами i-го сдвигового регистра, введены три элемента И и элемент ИЛИ, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с первым выходом блока синхронизации„ второй выход которого соединен с первым входом второго элемента И и с информационным входом каждого сдвигового регистра, Выход тре гьего эле— мента И соединен с информационным входом каждого сдвигового регистра, третий Выход блока синхронизации соединен с первым Вхоцом третьего элемента И и с первым входом элемента

ИЛИ„ второй вход которого соединен с четвертым выхо,д.ом блока "-инхрони— задки и со вторым входом второго элемента И„ выход которого ссединен с информационным выходом у"тройства, второй вход третьего элемента И соединен с информационным ВхО,цом устройства, выход первого элечента И соединен со вхоцом синхрон зации каждого сдвигового регистрз, Выходы каждог0 1 го блока постоянной памяти соединены соответственно с информа—

ННОнными Входямн каждОгО 1 ВО сдВИ голого регистра.

Кроме того,, блок синхро изации содержит псрвый и второй сдвиговые регистры, причем вход сдви."а и выход старшего разряда первого сдвигового регистра соединены со входом сдвига второго сдвигового регистра, выход младшего разряда первого сдвигового регистра соединен с первым выходом блока синхронизации, Второй, третий и четвертый выходы блока синхронизации соединены соответственно с первым, вторым и третьим информационными выходами Второго сдвигового регистра.

На фиг. 1 представлена с ункциональная схема устройства, на фиг. 2— временные диаграммы работы устройст-. ва; на фиг= 3 — пример конкретной технической реализации сдвиговых ре-гистров, входящих в состав устройстВа; на фиг. ч — Временные диаграммы фазового управления работой сдвиговых регистров.

Устройство управления Обращением к памяти соцержит (см. фиг, 1) блоки

1 памяти постоянного запоы.нающего устройства, =двиговые регистры 2, вход 3 синхронизации сдвигсвого регистра,инфсрмационный вход 4 сдвигового регистра, первый элемент И 5, элемент ИЛИ 6, третий 7 и Второй 8 элементы И, блок 9 синхронизации, первый 10 и второй 11 сдвиговые регистры блока синхронизации, информационные ВХОД 12 и Выход 13 ;стрОЙства„ Каждый из сдвиговых регистров

2 сожержит два инвертора 14 и 15, повторитель 1б и инвертор 17.

Устройство работает следуюшнм Об— разом.

1098002

Цикл работы устройства разбивается на три такта, в течение которых про— исходит соответственно сброс предыдущей информации, установка очередного адреса и считывание данных. В со- 5 ответствии с этим разрядность регистра 11 равна трем. Разрядность регистра 10 совпадает с разрядностью регистров 2.

В исходном состоянии регистры 10 и 11 содержат единицы в первых разрядах, что соответствует началу сброса. В течение этого такта единица в регистре 10 сдвигается вправо, а единица в регистре 11 фчксирована в его первом разряде. Эта единица поступает с выхода первого разряда регистра 11 на информационные входы 4 регистров 2. Таким образом, в первом.такте происходит установка всех

% ф разрядов регистров 2 в состояние

В конце первого такта единица в регистре !0 продвигается вправо до конца и поступает на входы регистров

10 и 11. При этом в регистре 10 происходит циркуляция информации, т. е. единица снова поступает в первый разряд, а в регистре 11 единица продвигается из первого разряда во второй. ЗО

Данный момент соответствует началу второго такта работы устройства. При единичном значении второго разряда регистра 11 происходит срабатывание элемента ИЛИ б, соединенного с выходом этого разряда. Далее единичный сигнал с выхода элемента ИЛИ 6 поступает на первый вход элемента И 5, а на его второй вход поступает единица из первого разряда регистра 10.

При этом элемент И 5 срабатывает, с и единица с его выхода поступает на входы 3 синхронизации регистров 2.

Таким образом, в начале второго такта работы на входах синхронизации регистров 2 вырабатывается синхроимпульс, обеспечивающий считывание информации из блока 1 постоянного запоминающего устройства, по адресу (11...1), который в данный момент записан во всех регистрах 2. Распределение информации вблоке 1 постоянного запоминающего устройства осуществлено таким образом, чтобы по адресу (11...1 ) считалось нулевое Ы слово, что приводит к обнулению регистров 2. Далее во втором такте на вход 12 последовательно поступает очередной адрес. Он попадает на вт<— рой вход элемента И 7 и пропускается на его выход, поскольку на первый вход элемента И 7 поступает единица из второго разряда регистра l1 в течение всего второго такта. Этот адрес поступает с вьг..ода элемента И 7 на информационные входы 4 регистров

2 и последовательно записывается в эти регистры. При этом происходит переход к третьему такту работы устройства.

В начале третьего такта регистр 10 содержит единицу в первом разряде, регистр, 11 — единицу в третьем разряде, а в регистрах 2 установлен очередной адрес. Происходит срабатывание элемента ИЛИ 6, соединенного с выходом третьего разряда регистра 11.

Далее единичный сигнал поступает на первый вход элемента И 5 и появляется на его выходе, поскольку на второй вход элемента И поступает единица с выхода первого разряда регистра 1О.

Синхроимпульс с выхода элемента И 5 поступает на входы 3 синхронизации регистров 2 и обеспечивает считывание информации из блока 1 постоянного запоминающего устройства по очередкому адресу, находящемуся в регистрах 2. Блоки 1 постоянного запоминающего устройства запрограммированы таким образом, что ro определенному адресу, поступившему на все регистры 2, ненулевое слово считывается только лишь из одного блока 1 постоянного запоминающего устройства. Из остальных блоков 1, которые не хранят слово, соответствующее данному адресу, считываются нулевые слова. Таким образом, в один из регистров 2 поступает очередное слово, а остальные регистры обнуляются. Далее в третьем такте работы устройства считанное слово поступает последовательно с информационных выходов регистров 2 на второй вход элемента И 8. Первый вход элемента И

8 соединен с выходом третьего разряда регистра 11, в котором в течение третьего такта фиксирована единица.

Поэтому данные проходят через элемент И 8 на его выход и поступают на выход 15 устройства. На этом очередной цикл работы устройства заканчивается.

Сдвиговые регистры, входящие в состав устройства, построены на элементах четырехфазной NOII †схемо1096002 техники,"4 1 и являются динамическими сдвиговыми регистрами.

На фкг. 3 приведен пример конкретной технической реализации сдвиговых регистров 2, каждый разряд которых состоит из двух инверторов 14 и 15.

К выходу последнего разряда регистра подключен повторитель 16, выход которого соединен со входом первого разряда регистра. Этим обеспечивается непрерывная циркуляция. информации в регистре с частотой следования импульсов фазного питания Ф„- Ф4, временная диаграмма которых представле15 на ка фиг. 4. Наличие повторителя 16, подключеккого к выходу последнего разряда регистра, обеспечивает возможкость непосредственного соединения выходов всех сдвиговых регист20 ров 2.

Инвертор 15 имеет два управляющих входа, первый из которых подключен к выходу иквертора 17, а второй — ко входу синхронизации 3, который также соединен со входом иквертора 17. При нулевом значении сигнала на входе 3 на выходе иквертора 17 формируется единичный сигнал, который поступает далее на вход инвертора 15 и разрешает циркуляцию информации в регистре.

При поступлении на вход 3 синхроим— пульса, длительность которого равна одному фазкому периоду, циркуляция в регистре прекращается, так как на выходе инвертора 17 появляется нулевой сигнал. В то же время этот синхроимпульс разрешает запись информации из блока 1 постоянного запоминающего устройства в разряды регистра по входам w„, чч ..., а„.

При этом информация на выходах

a„a< ° ° ° а „инверторов 4 не успевает изменяться под действием синхроимпульса, поскольку он поступает ка входы инверторов 15. Таким образом, в момент считывания информация на входах блока I стабильна, что исключает возможность сбоев при считывании данных из блока

Последовательная передача адреса и данных регистрами 2 происходит asтоматически под действием импульсов фазного питания. Моменты появления адреса и данных задаются бпоком синхронизации 9, как описано выше.

В данном примере реализации регистра использована четырехфазная схемотехника, получившая широкое использование при создании ИОП-микросхем.

Таким образом, предлагаемое устройство, сохраняя функциональные качества прототипа, отличается простотой исполнения.

1098002

СФРОС прес фаиюые иг. Ф

Заказ 4207/40 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель Ю.Ланцов

Редактор Н.Горват Техред Л,Коцюбняк Корректор Г.Решетник