Устройство для сопряжения процессора с памятью

 

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С ПАМЯТЬЮ, содержащее первый элемент И, первый и второй блоки контроля по четности, причем первая группа информдционньпс входов устройства соединена с группой информационных входов первого блока контроля по четности, выход которого является первым выходом устройства, вторая группа информационных входов устройства и контрольный информационный вход соединены соответственно с группой информационных входов и вторым входом второго блока контроля по четности, выход которого соединен с первым входом первого элемента И, выход которого является первым управляющим выходом устройства, второй вход первого элемента И. является входом Разрешение прерывания устройства, отличающееся тем, что, с целью увеличения коэффициента использования оборудования путем обеспечения возможности сопряжения блоков памяти с процессорами меньшей разрядности, в него введены дешифратор, первый и второй триггеры, второй и третий элементы И, причем группа адресных входов устройства соединена с группой информационных входов дешифратора, первый и второй выходы которого соединены соответственно с 5-входом первого триггера иR-входом второго триггера , вход разрешения вьшода и вход записи устройства соединены соответственно с управлянжщм входом дешифратора и с первым входом второго элемента И, прямой и инверсный выходы которого соединены соответственно с входом первого блока контроля по четности и с R -входом первого триггера, третий вход второго блока контроля по четности соединен с Dвходом второго триггера и является входом признака информации устройства , вход Прием1 устройства соединен с С-входом второго триггера, выСО О) ход которого соединен с первым входом третьего элемента И, а его второй О) вход - с входом Разрешение преры-, О1 вания устройства, первый выход перbo вого триггера соединен с вторым входом второго элемента И, прямой выход которого является вторым выходом Vcтpoйcтвa, а выход третьего элемента И является вторым управляющим выходом устройства.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

53 А

O% а) з(д) G 06 F 13/06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

«a«TO««NO«V «ВИД«ТВЪ«ТВ«

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И 0THPblTiO (21) 2861625/18-24 (22) 29.12.79 ,(46) 07.06.84. Бюл. У 21 (72) Л.М. Бурцева, В.А. Миронов, И.Н. Майдельман, В.Н. Ревенко и В.М. Щеглов (53) 681.3(088.8) (56) 1. Масатоси Сима, Феггин. Быстродействующий однокристальный п -канальный микропроцессор. — "Электроника", 1975, Ф 8.

2. Comley R.À.Error detection and

correction for memories (прототип). (54) (57) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

ПРОЦЕССОРА С ПАМЯТЬЮ, содержащее первый элемент И, первый и второй блоки контроля по четности, причем первая группа информационньм входов устройства соединена с группой информационных входов первого блока ,контроля по четности, выход которого .является первым выходом устройства, вторая группа информационньм входов устройства и контрольный информационный вход соединены соответственно с группой информационных входов и вторым входом второго блока контроля по четности, выход которого соединен с первым входом первого элемента И, выход которого является первым управляющим выходом устройства, второй вход первого элемента И,является входом "Разрешение прерывания" устройства, о т л и ч а ю щ ее с я тем, что, с целью увеличения коэффициента использования оборудования путем обеспечения возможности сопряжения блоков памяти с процессорами меньшей разрядности, в него введены дешифратор, первый и второй триггеры, второй и третий элементы И, причем группа адресных входов устройства соединена с группой информационных входов дешифратора, первый и второй выходы которого соединены соответственно с 5 -входом первого триггера и R. — âõoäoì второго триггера, вход разрешения вывода и вход записи устройства соединены соответственно с управляющим входом дешифратора и с первым входом второго элемента И, прямой и инверсный выходы которого соединены соответственно с входом первого блока контроля по четности и с к -входом первого триггера, третий вход второго блока контроля по четности соединен cD входом второго триггера и является входом признака информации устройства, вход "Прием" устройства соединен с С-входом второго триггера, выход которого соединен с первым входом третьего элемента И, à его второй вход - c. входом "Разрешение прерывания" устройства, первый выход первого триггера соединен с вторым входом второго элемента И, прямой выход которого является вторым выходом устройства, а выход третьего элемента И является вторым управляющим выходом устройства.

1096653

Изобретение относится к вычислительной технике, может быть использовано в микроЭВИ н в устройствах управления, построенных на базе микропроцессоров, где появляет- 5 ся необходимость обработки служебной информации, а также в устройстве обработки информации, выводимой на экран электронно-лучевой трубки.

Известны устройства обработки данных, содержащие микропроцессор, память, устройства ввода-вывода, которые соединены между собой шинами данных адреса и управлякщими сигналами (1) .

Однако в этих устройствах передача и обработка служебной информации осуществляются с помощью обработки дополнительных байтов информации.

Наиболее близким к изобретению по технической сущности является устройство, содержащее, кроме микропроцессора и памяти, два блока контроля по четности и элемент И. Первый блок контроля по четности подключен к выходной шине данных, а второй к входной шине данных. Выход первого блока контроля по четности является дополнительной контроль- ЗО ной линией в выходной шине данных.

Второй вход второго блока контроля по четности соединен с дополнительной контрольной линией входной шины данных, а выход — с элементом И, второй вход которого связан с yrtравляющим входом "Разрешение прерывания". Выход элемента И является управляющим выходом "Запрос прерыва15 ния" (2), Недостатком известного устройства является невозможность обработки информации со служебным признаком, что ограничивает эксплуатационные возможности устройства.

Цель изобретения — увеличение коэффициента использования оборудования путем обеспечения возможности сопряжения блоков памяти с процессорами меньшей разрядности.

Поставленная цель достигается тем, что в устройство для сопряжения процессора с памятью, содержащее первый элемент И, первый и второй блоИ ки контроля по четности, причем пер1вая группа информационных входов устройства соединена с группой информационных входов первого блока контроля по четности, выход которого является первым выходом устройства, вторая группа информационных входов устройства и контрольный информационный вход соединены со ответствейно с группой информационных -входов и вторым входом второго блока контроля по четности, выход которого соединен с первым входом первого элемента И, выход которого является первым управляющим выходом устройства, второй вход первого элемента И является входом "Разрешение прерывания"„ устройства, введены дешифратор, Первый и второй триггеры, второй и третий элементы И, причем группа адресных входов устройства соединена с группой информационных входов дешифратора, первый и второй выходы которого соединены соответственно с 3 -входом первого триггера и Р -входом второго триггера, вход разрешения вывода и вход записи устройства соединены соответственно с управляющим входом дешифратора и с первым входом второго элемента И, прямой и инверсный выходы которого соединены соответственно с входом первого блока контроля по четности и с R -входом первого триггера, третий вход второго блока контроля по четности соединен сЗ -входом второго триггера и является входом признака информации устройства, вход

"Прием" устройства соединен с С-входом второго триггера, выход которого соединен с первым входом третьего элемента И, а его второй вход— с входом "Разрешение прерывания" устройства, первый выход первого триггера соединен с вторым входом второго элемента И, прямой выход которого является вторым выходом устройства, а выход третьего элемента

И является вторым управляющим выходом устройства.

На чертеже представлена блок-схема устройства для сопряжения процессора с памятью.

Устройство содержит два блока 1 и 2 контроля по четности и первый элемент И 3. Первый блок 1 контроля по четности подключен своими входами к первой группе информационных входов устройства (к выходной шине данных микропроцессора). Выход пер-, вого блока контроля по четности является первым, выходом устройства ного разряда выходной шины данных микропроцессорной системы. Второй блок 2 контроля по четности предназначен для обнаружения ошибки в коде входной шины данных. Первый элемент И 3 служит для формирования sanpoca прерывания Rq в случае появления сигнала ошибки в коде входной шины данных. Опрашивается наличие ошибки сигналом микропроцессора

"Разрешение прерывания". Дешифратор

4 предназначен для дешифрации определенных кодов адресной шины при на-! личии сигнала "Вывод" на управляющей шине микропроцессорной системы. Пер- вьп триггер 5 служит для записи сигнала- с выхода дешифратора 4. Выход три гера 5 считывается сигналом микропроцессора "Запись" с помощью второго элемента И 7 на дополнительную выходную шину да; ных. Второй триггер

6 предназначен для запоминания сигнала дополнительной входной шины данных D с помощью сигнала "Прием" с выхода микропроцессора. Третий элемент И 8 служит для формирования запроса прерывания R в случае на2 личия сигнала с дополнительной входной шины данных. Опрашивается наличие этого сигнала во втором триггере 6 сигналом "Разрешение прерывания" микропроцессора.

Устройство работает следующим образом.

Первый блок 1 контроля по четности формирует сигнал, соответствующий контрольному разряду кода информации на выходной шине данных и разряду дополнительной шины. Второй блок

2 контроля по четности формирует сигнал, соответствующий контрольному разряду кода информации входной шины данных дополнительной шины данных.

Сигнал ошибки с выхода второго блока 2 контроля по четности подается на вход первого элемента И 3. При поступлении на второй вход первого. элемента И 3 сигнала с выхода "Разрешение прерывания" микропроцессора на ее выходе появляется сигнал "Запрос прерывания", который подается на блок приоритетных прерываний микропроцессорной системы.

Организация дополнительной шины вызвана необходимостью обработки служебного признака информации. В системах обработки данных, как пра— вило, наряду с информационными дан3 1096653 4 (контрольная линия выходной шины данных). Второй блок 2 контроля по четности подключен своими входами к второй группе информационных входов устройства (к Входной шине данных микропроцессора).

Кроме того, еще один вход второго блока контроля по четности соединен с вторым входом устройства (дополнительная линия входной шины, данных микропроцессорной системы, соответствующая контрольному разря. ду данных). Выход второго блока 2 контроля по четности соединен с первым входом элемента И 3, второй вход которого подключен к управляющему входу "Разрешение прерывания" устройства, а выход является первым управляющим,входом, который назван

"Запрос прерывания R, ".

Устройство дополнительно содержит дешифратор 4, первый 5 и второй

6 триггеры, второй 7 и третий 8 элементы И, которые соединены между собой и с блоками, входящими в состав устройства. Входы дешифратора 4 подключены к группе адресных входов устройства (адресная шина микропроцессора) и к управляющему входу "Разрешение вывода" устройства. Два выхода дешифратора 4 соединены соответственно с входом 5 первого триг-. гера 5 и с входом R второго триггера 6. Выход триггера 5 соединен с входом второго элемента И7, второй вход которого связан с управляющим входом "Запись" устройства, прямой выход соединен с входом первого блока 1 контроля по четности и является вторым выходом устройства, а ин40 версный выход элемента И 7 соединен с R входом первого триггера 5. о

Второй вход устройства, являющийся входом признака информации, соединен с третьим входом второго блока 2 контроля по четностч и с входом 3 второго триггера 6, вход С которого подключен к управляющему входу "Прием" устройства, а выход — к первому входу третьего элемента И 8.

Второй вход третьего элемента

И 8 соединен с управляющим входом

"Разрешение прерывания" устройства, а выход — с вторым управляющим выходом "Запрос прерывания Р " устрой- H ства.

Первый блок 1 контроля по четности служит для формирования контроль1096653 ными передается служебная информация. Например, при воспроизведении данных на экране индикатора необходимо выделять зоны информации, защищенные от воздействия оператора. 5

Признак начала зоны является служебным признаком.

Из ЭВИ в микропроцессорную систему служебный признак передается специальным кодом в потоке данных.

В процессе обработки информации в микропроцессорной системе служебный признак должен быть приписан к опре-, деленному байту информации. Если это будет еще один, байт, то увеличится 15 объем буферной памяти в два раза, так как появляется необходимость хранить еще один байт со служебным признаком, и увеличится время обработки информации в два раза (последователь-20 ная обработка двух байтов вместо одного).

В предлагаемом устройстве служебный признак приписывается к определенному байту информации в виде до- 25 полннтельного разряда, который не обрабатывается микропроцессором. В этом случае объем длины каждого слова буферной памяти увеличивается на два разряда, кроме служебного добавляет- щ ся контрольный разряд, а время обработки информации не изменяется. В микропроцессорной системе разряд служебного признака информации является десятым разрядом шины данных.

Формирование разряда служебного признака осуществляется следующим образом.

Микропроцессор, обрабатывая последовательно поток данных, выделяет 40 байт, несу)ций служебный признак информации. В этом случае по команде

"Вывод" на шину адреса поступает адрес порта, в который должен записываться служебный признак. Дешифратор 4 расшифровывает адрес порта и по сигналу "Вывод" записывает в первый триггер 5 служебный признак. Сигнал

"Запись™ с выхода микропроцессора опрашивает выход триггер 5 на втором элементе И 7.

Если первый триггер 5 находится в состоянии "1", то сигнал с выхода второго элемента И 7 устанавливает в "0" триггер 5 и поступает на дополнительную выходную шину данных и на вход первого блока контроля по четности.

С другой стороны, если служебный признак информации появляется на дополнительной входной шине данных при считывании данных в микропроцессор, то сигнал с дополнительной шины данных поступает на второй блок 2 контроля по четности и записывается в триггер 6 с помощью сигнала "Прием", поступающего от микропроцессора.

Выход триггера 6 поступает на третий элемент И 8 на второй вход которого подается сигнал с выхода "Разрешение прерывания" микропроцессора.

С выхода элемента И 8 снимается сигнал "Запрос прерывания", который поступает на блок приоритетных прерываний микропроцессорной системы.

Таким образом, если на дополнительной входной шине появляется сигнал, то он вызывает прерывание работы микропроцессора.

Установка нуля второго триггера 6 осуществляется программно. После того, как прерывание отработано, микропроцессор обращается к соответствующему порту, и сигнал с второго вы= хода дешифратора 4 поступает на вход

g второго триггера 6.

Устройство обработки служебного признака информации в микропроцессорной системе отличается от известного тем, что позволяет обрабатывать данные, разрядность которых превышает разрядность микропроцессора.

Это позволяет увеличить коэффициент использования оборудования. При этом уменьшается также объем буферной памяти и время обработки одного слова информации, т.е. скорость обработки одного слова увеличивается.

1096653

Составитель И. Сигалов

Редактор H. Бобкова Техред А.Бабннец Корректор И. Эрдейи

Заказ 3827/37 Тираа 699 Подписное

ВНИИПИ Государственного комитета- СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауиская наб., д. 4/5

Филиал ППП "Патент", г. Уигород, ул. Проектная, 4