Матричное устройство для возведения в квадрат и извлечения квадратного корня

 

МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ И ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее столбец из N-1 коммутаторов и матрицу суммирующих ячеек из N и N+1 столбцов (N - разрядность входного числа), причем первая строка матрицы содержит две суммирующие ячейки, а каждая последующая на одну ячейку больше , чем предьщущая, i-я суммирующая ячейка содержит одноразрядный сумматор и сумматор по модуля два, выход которого соединен с первым входом одноразрядного сумматора, выход переноса которого соединен с входом переноса одноразрядного сумматора (i-l)-ft суммирующей ячейки этой же строки, первый вход сумматора по модулю два i-й суммирующей ячейки k-й строки (,2,...N), за исключением трех последних ячеек каждой строки, подключен к первому входу сумматора по модулю два i-й суммирующей ячейки (k-1)-й строки, входы уп;равления всех коммутаторов столбца соединены с первым входом задания режима устройства, второй вход одноразрядного сумматора i-й суммирующей ячейки k-й строки соединен с вькодом одноразрядного сумматора (i+1)-й суммирукмцей ячейки (k-1)-й строки (,2,... К-1, где К - номер строки), отличающееся тем, что, с целью сокращения аппаратурных затрат, оно содержит столбециз (N-1) корректирующих ячеек, строку из N коммутаторов операнда, строку N коммутаторов результата , группу из (N-1). элементов И, группу из 2N-1 элементов НЕ, два элемента И и два элемента НЕ, причем корректирующая ячейка содерз т сумматор и коммутатор, выход которого сое5 динен с первым входом сумматора, вход первого элемента НЕ соединен с входом знака числд устройства, вход второго элемента НЕ соединен с входом N-ro разряда операнда, первым входом ссер§ вого элемента И и выходом младшего разряда устройства, первые управляющие входы коммутаторов операнда соединены с первым входом второго элемента И, первыми йходами элементов И группы и первым входом задания режима устройства, которьй соединен с СО управляющими входами коммутаторов результата , первые входы которых соединены с выходами элементов НЕ группы с первого по N, входы которых соединены соответственно с выходами сумматоров корректирующих ячеек с 2-й по (Н-1)-ю и выходами одноразрядных сумматоров двух первых суммирующих ячеек последней строки, выходы одноразрядных сумматоров остальных суммирующих ячеек которой соединены с входами соответственно остальных элементов НЕ группы, вторые входы

СОЮЗ СОВЕТСКИХ

ШНЦ Д

РЕСПУБЛИК

gag С 06 F 7/552

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3549928/18-24 (22) 08.02.83 (46) 07.08.84. Бюл. М 29 (72) С.А. Волощенко, В.В. Краснов, В.P. Нечаев и В.П. Коваленко (53) 681. 325 (088.8) (56) 1. Авторское свидетельство СССР

Ф 857981, кл. С 06 F 7/552, 1979.

2. 0 .С. Maj ithia. Cellular Array

for Extraction of Squares and Square

Roots of Binary Numbers. — IEEE, Trans.

Comput. Vol. С-21, У 9, р. 10231024 (прототип). (54)(57) МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ

ВОЗВЕДЕНИЯ В КВАДРАТ И ИЗВЛЕЧЕНИЯ

КВАДРАТНОГО КОРНЯ, содержащее столбец из N-f коммутаторов и матрицу суммирующих ячеек из N строк и N+1 столбцов (N — разрядность входного числа), причем первая строка матрицы содержит две суммирующие ячейки, а каждая последующая на одну ячейку больше, чем предыдущая, i-я суммирующая ячейка содержит одноразрядный сумматор и сумматор по модуля два, выход которого соединен с первым входом одноразрядного сумматора, выход переноса которого соединен с входом переноса одноразрядного сумматора (i-1)-й суммирующей ячейки этой же строки, первый вход сумматора по модулю два

i-й суммирующей ячейки k-й строки (k=1 2,...N) за исключением трех последних ячеек каждой строки, подключен к первому входу сумматора по модулю два i-й суммирующей ячейки (k-1)-й строки, входы уп равления всех коммутатороУ столбца соединены с первым входом задания режима устройства, второй вход одноразрядного сумматора

i-й суммирующей ячейки k-й строки соединен с выходом одноразрядного сумматора (i+1)-й суммирующей ячейки (k-1)-й строки (i 1,2,... К-1, где К вЂ” номер строки), о т л и ч а ю— щ е е с я тем, что, с целью сокращения аппаратурных затрат, оно со держит столбец из (Н-1) корректирующих ячеек, строку из N коммутаторов операнда, строку N коммутаторов результата, группу из (К-1). элементов И, группу из 2N-1 элементов НЕ, два элемента И и два элемента НЕ, причем корректирующая ячейка содер у т сумматор и коммутатор, выход которого coe- g динен с первым входом сумматора, вход первого элемента НЕ соединен с входом знака числа устрой"тва, вход второго уею элемента НЕ соединен с входом N-ro разряда операнда, первым входом уер- д вого элемента И и выходом младшего разряда устройства, первые управляющие входы коммутаторов операнда соединены с первым входом второго эле- CO мента И, первыми входами элементов И . группы и первым входом задания режи- > и ма устройства, которьй соединен с laaL управляющими входами коммутаторов ре- © зультата, первые входы которых соединены с выходами элементов HE группы с первого no N, входы которых соединены соответственно с выходами сумматоров корректирующих ячеек с ф

2-й по (N-1)-ю и выходами одноразрядных сумматоров двух первых суммирующих ячеек последней строки, выходы одноразрядных сумматоров остальных суммирующих ячеек которой соединены с входами соответственно остальных элементов НЕ группы, вторые входы коммутаторов результата с 1-го по (N-1)-й соединены соответственно с первыми входами сумматоров по модулю два i-х суммирующих ячеек (i=1,2,...

И-1) последней строки, второй вход

N-ro коммутатора результата соединен с выходом переноса сумматора (N-1)-й корректирующей ячейки и первым вхо-. дом коммутатора (N-2)-й корректирующей ячейки, выход переиоса сумматора

1-й корректирующей ячейки соединен с первым входом коммутатора (j-1)-й корректирующей ячейки и первым входом соответствующего коммутатора столбца, первый вход первого коммутатора столбца соединен с выходом переноса одноразрядного сумматора первой суммирующей ячейки первой строки, выходы одноразрядных сумматоров первых суммирующих ячеек каждой Е-й строки, кроме И-й,соединены с вторыми входами сумматоров соответствующих корректирующих ячеек (1с+1)-й строки, входы переносов сумматоров которых соединены с выходами переносов одноразрядных сумматоров первых суммирующих ячеек этой же строки, первый выход и-го коммутатора столбца соединен с первым входом сумматора по модулю два п-й суммирующей ячейки (n+1) и строки (n=1,2, ... N-1), второй выход и-го коммутатора соединен с вторым информационным входом коммутатора и-й корректирующей ячейки и вторыми входами сумматоров по модулю два первых суммирующих ячеек (n+1) и строки, первые входы сумматоров по модулю два последних двух суммирующих ячеек каждой строки соединены с входом логической единицы устройства, вторые входы сумматоров по модулю два двух суммирующих ячеек каждой строки и входы переноса их одноразрядных сумматоров, кроме последней

N ячейки 2 строки, соединены с входом логического нуля устройства, вход переноса одноразрядного суммаN тора последней ячейки — строки сое2 динен с выходом первого элемента И, второй вход которого соединен с вторым входом задания режима устройства, выход первого элемента HE соединен с вторым входом первого коммутатора столбца и первым входом первого коммутатора операнда, S-й вход старшего разряда операнда устройства (S=1,2, N-1) соединен с первым входом (S+ 1)-ro коммутатора операнда, третьим входом S-ro и вторым входом (S+1)-го коммутатора столбца и вторым входом соответствующего элемента И группы, вход N-го разряда операнда соединен с вторым входом первого коммутатора операнда, S é вход младшего разряда операнда устройства (S=N+1, ... 2N-1) соединен соответственно с вторым входом (S-И+1)-ro коммутатора операнда, вход 2N-ro разряда операнда устройства соединен с вторым входом второго элемента И, выход второго элемента НЕ соединен с вторыми управляющими входами коммутаторов операнда, управляющий вход коммутаторов всех корректирующих ячеек соединен с первым входом задания режима устройства, выходы коммутаторов результата являются соответственно выходами старших разрядов устройства, выходы элементов НЕ группы с N+1 по 2N-1 являются соответственно выходами младших разрядов устройства, вторые входы одноразрядных сумматоров двух последних суммируюN щих ячеек 2 строк, за исключением

N последней суммирующей ячейки строки, подключены соответственно к выходам элементов И группы, второй вход одноразрядного сумматора последN ней суммирующей ячейки 2 строки подключен к выходу первого коммутатора операнда, выходы остальных коммутаторов операнда соответственно подключены к вторым входам одноразрядных сумматоров двух последних

И суммирующих ячеек BTopbtx 2 ctpoK второй вход одноразрядного сумматора последней суммирующей ячейки И-й строки подключен к выходу второго элемента И.

М 1107

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях и высокопроизводительных ЭВМ для однотактного выполнения операции возведения в квадрат и извлече5 ния квадратного корня целых и дробных двоичных чисел, представленных в прямых кодах при извлечении квадратного корня и в дополнительных—

10 при возведении в квадрат.

Известно устройство для извлечения квадратного корня, содержащее одноразрядные сумматоры, сумматоры по модулю два, элементы ИЛИ, элементы

НЕ, дополнительные сумматоры по мо-.

S5 дулю два, элементы И и генератор единиц (1 ).

Недостаток данного устройства состоит в отсутствии возможности возведения в квадрат.

Наиболее близким по технической сущности к изобретению является устройство для возведения в квадрат и извлечения квадратного корня содерЭ

25 жащее столбец из N-1 коммутаторов, матрицу суммирующих ячеек из N строк и N+1 столбцов (N-разрядность входного числа), причем первая строка мат-! рицы содержит две суммирующие ячейки,а каждая последующая на одну ячей-, ЗД ку больше, чем предыдущая, i-я суммирующая ячейка содержит одноразрядный сумматор и сумматор по модулю два, выход которого соединен с первым входом одноразрядного сумматора, выход переноса которого соединен с входом переноса одноразрядного сумматора (i-1)-й суммирующей ячейки этой же строки, первый вход сумматора по модулю два i-й суммирующей 4О ячейки k-й строки (k=1,2, ..., N) за исключением трех последних ячеек каждой строки,. подключен к первому входу сумматора по модулю два i-й суммирующей ячейки (k-1)-й строки, 45 входы управления всех коммутаторов столбца соединены с первым входом задания режима устройства, второй вход одноразрядного сумматора -й суммирующей ячейки k-й строки соеди- 5О нен с выходом одноразрядного сумма" тора (i+1)-й суммирующей ячейки (k-1)-й строки (i=1,2, ..., К-1, где К вЂ” номер строки) (2 j.

Недостаток известного устройства -55 быстрый рост аппаратурных за грат с увеличением разрядности операндов, выраженный законом суммы членов ариф119 2 метической прогрессии с разностью прогресии, равной двум.

Целью изобретения является сокра щение аппаратурных затрат.

Поставленная цель достигается тем, что матричное устройство для возведения в квадрат и извлечения квадратного корня, содержащее стол бец из К-1 коммутаторов и матрицу суммирующих ячеек из N строк и N+1 столбцов (N — разрядность входного числа), причем первая строка матрицы содержит две суммирующие ячейки, а каждая последующая на одну ячейку больше, чем предыдущая, i-я суммирующая ячейка содержит одноразрядный сумматор и сумматор по модулю два, выход которого соединен с первым входом одноразрядного сумматора, выход переноса которого соединен с входом переноса одноразрядного сумматора (i-1)-й суммирующей ячейки этой же строки, первый вход сумматора по модулю два i-й суммирующей ячейки k-й строки (k=1,2, ..., N), за исключением трех последних ячеек каждой строки, подключен к первому входу сумматора по модулю два i-й суммирующей ячейки (k-1)-й строки, входы управления всех коммутаторов столбца соединены с первым входом задания режима устройства, второй вход одноразрядного сумматора i-й суммирующей ячейки k-й строки соеди нен с выходом одноразрядного сумматора (i+1)-й. суммирующей ячейки (k-1)-й строки (i=1,2, ..., К-1, где К вЂ” номер строки), содержит столбец из (N-1) корректирующих о ячеек, строку из Н коммутаторов операнда,строку из N коммутаторов результата, группу иэ (N-1) элементов И, группу из 2И-i элементов НЕ, два элемента И и два элемента НЕ, причем корректирующая ячейка содержит сумматор и коммутатор, выход которого соединен с первым входом сумматора, вход первого элемента НЕ соединен с входом знака числа устройства, вход второго элемента HE соединен с входом М-го разряда операнда, первым входом первого элемента И и выходом младшегб разряда устройства, первые управляющие входы коммутаторов операнда соединены с первым входом второго элемента И, первыми входами элементов И группы и первым входом задания режима устройства, который соединен с управляющими входами ком1107119

10 устройства ($=И+1, ..., 2N-t) соединен соответственно с. вторым входом (S-N+1)-ro коммутатора операнда, 25 вход 2И-го разряда операнда устройства соединен с вторым входом второго элемента И, выход второго элемента

НЕ соединен с вторыми управляющими входами коммутаторов операнда, управляющий вход коммутаторов всех корректирующих ячеек соединен с перBblM входом задания режима устройства, выходы коммутаторов результата являются соответственно выходами старших разрядов устройства, выходы элементов НЕ группы с И+1 по 2N-1. являются соответственно выходами младших разрядов устройства, вторые входы одноразрядных сумматоров двух пос > ледних суммирующих ячеек первых

N строк, за исключением последней суммирующей ячейки — — строки, подИ

j ° ключены соответственно к выходам 5 элементов И группы, второй вход одноразрядного сумматора последней

И суммирующей ячейки строки под-.

2 ключен к выходу первого коммутатора

511 операнда, выходы остальных коммутаторов операнда соответственно подключены к вторым входам одноразрядных сумматоров двух последних суммируюN

5 щих ячеек вторых - - строк, второй вход одноразрядного сумматора последней суммирующей ячейки И-й строки

Ф I подключен к выходу второго элемента К. мутаторов результата, первые входы которых соединены с выходами элементов НЕ группы с первого по И, входы которых соединены соответственно с выходами сумматоров корректирующих ячеек с 2-А по (N-1)-ю и выходами одноразрядных сумматоров двух первых суммирующих ячеек последней строки> выходы одноразрядных сумматоров суммирующих ячеек которой соединены с входами соответственно остальных .элементов НЕ группы, вторые входы коммутаторов результата с 1-го по (N"1)-й соединены соответственно с первыми входами сумматоров по модулю два i-x суммирующих ячеек (i=1,2, N-1) последней строки, второй вход И-го коммутатора результата соединен с выходом переноса сумматора (И,-1)-й корректирующей ячейки 2g и пепвым вхочом коммутатора (N-2)-й корректирующей ячейки, выход переноса сумматора j-й корректирующей ячейки соединен с первым входом коммутатора (j-1)-й корректирующей ячейки н первым входом соответствующего коммутатора столбца, первый

:вход первого коммутатора столбца соединен с выходом переноса одноразрядного сумматора первой суммирующей ячейки первой строки, выходы одноразрядных сумматоров первых суммирующих ячеек каждой k-й строки, кроме И-й, соединены с вторыми входами сумматоров соответствующих корректирующих ячеек (1с+1)-й строки, входы переносов сумматоров которых соединены с выходами переносов одноразрядных сумматоров первых суммирующих ячеек этой же строки, первый выход и-го коммутатора столбца соединен с первым входом сумматора по модулю два n -й суммирующей ячейки (n+1)-й строки (n 1,2, ..., И-1), второй выход п-го коммутатора, столбца соединен с вторым информационным входом коммутатора и-й корректирующей ячейки и вторыми входами сумматоров по модулю два первых суммирующих ячеек (n+1)-й строки первые входы сумматоров по модулю два последних двух суммирующих ячеек каждой строки соединены с входом логической единицы устройотва, вторые входы сумматоров по модулю два последних двух суммирующих ячеек каждой строки и входы переноса их одноразрядных сумматоров

Я кроме последней ячейки 2 строки, соединены с входом логического нуля устройства, вход переноса однс,-. =зрядного сумматора последней ячейки

2 строки соединен с выходом первого элемента И, второй вход которого соединен с вторым входом задания режима устройства, выход перврго элемента НЕ соединен с вторым входом первого коммутатора столбца и первым входом первого коммутатора операнда, S. — é вход старшего разряда операнда устройства (S 1,2, ..., N-1) соединен с первым входом (S+1)-ro коммутатора операнда, третьим входом S-r o и вторым входом (S+1) -ro коммутатора столбца и вторым входом соответствующего элемента И группы, вход N-го разряда операнда соединен с вторым входом первого коммутатора операнда, -Я-й вход младшего разряда операнда

1107119

На фиг..1 приведена структурная схема устройства при N=4 - на фиг. 2-5— ..функциональные схемы коммутатора столбца, суммирующей ячейки, корректирующей ячейки и коммутатора one5 ранда соответственно, Устройство (фиг. 1) содержит N-1 коммутаторов 1, суммирующие ячейки,2 матрицы из К строк и N+1 столбцов, N-1 корректирующих ячеек 3, И ком- 10 мутаторов операнда 4, N коммутаторов 5 результата, первый 6 и второй

7 элементы НЕ, группу из 2Я-1 элементов НЕ 8, группу из N-1 элементов И 9, первый элемент И 10, второй элемент И 11, вход 12 знака числа устройства, входы 13 старших разрядов операнда устройства, входы 14 младших разрядов операнда устройства, выходы 15 старших разрядов устройства,20 выходы 16 младших разрядов устройства, первый вход 17 задания режима устройства, второй вход 18 задания режима устройства, вход 19.логической единицы, вход 20 логического ну-. 25 ля.

Коммутатор 1 (фиг. 2) содержит два одноразрядных коммутатора 21 и

22, первый вход 23, второй вход 24, третий вход 25, вход 26 управления-,.

30 первый выход 27 и второй выход 28 .

Суммирующая ячейка 2 (фиг. 3) содержит сумматор по модулю два 29 н одноразрядный сумматор 30, а также первый 31 и второй 32 входы сумматора по модулю два 29, второй вход

33 и выход 34 переноаа одноразрядного сумматора 30, выход 35 н выход 36, подключенные соответственно к первому и второму выхолам сумматора 29 по модулю два, выход 37 одно40 разрядного сумматора и выход 38 переноса одноразрядного сумматора 30.

Корректирующая ячейка 3 (фиг. 4) содержит коммутатор 39 и сумматор 40, а также первый 41 и второй 42 входы

g5 коммутатора 39, второй вход 43 н вход

44 переноса сумматора 40, управляющий вход 45 коммутатора 39, выход 46, подключенный к второму входу коммутатора 39, выход 47 сумматора 40 и выход 48 переноса сумматора 40.

Коммутатор операнда 4 (фиг. 5) содержит элемент И 49 и коммутатор .

50, а также первый 51 и второй 52 входы, первый 53 и второй 54 управляющий входы, выход 55 коммутатора операнда, выходы 56 и 57,подключенные соответственно к входам 53 и 54.

Управление устройством осуществляется через входы 17 и 18. При возведения в квадрат на входы 17 и 18 подается код "01",а при извлечении квадратного корня — код "10".

Номера строк в устройстве возрастают сверху вниз, а столбцов — слева, направо.

Работает устройство следующим образом.

При возведении в квадрат (на входах 17 и 18 код "01") на входы 13 поступают К разрядов мантиссы а

l на вхоп 12 — знак операнда, который представлен в дополнительном коде.

Кодовая комбинация на входах 14 в операции не участвует и может принимать произвольное значение. Так как на входе 17 сигнал нулевого уровня, то выходы 27 и 28 коммутаторов 1 (фиг. 2) повторяют значения на входах 24 и 25 соответственно.

Элементы И 9 закрыты, поэтому на вторые входы одноразрядных сумматоров соответствующих суммирующих ячеек поступает нулевой код. Сигнал нулевого уровня на входах 45 ячеек 3 (фиг. 4) позволяет сформировать цень распространения переносов между одно разрядными сумматорами 40 столбца корректирующих ячеек 3. Коммутаторы операнда 4 при сигнале нулевого уровня на входе 53 (фиг. 5) передают на выход 55 значение сигнала присутствующего на входе 51; при этом .элементы И 49 коммутаторов операнда выполняют функции ключевых элементов

У управляемых значением сигнала с входа 54. Единичный сигнал на входе 18 открывает единичный элемент И 10.

Результат выполнения операции формируется на выходах 15 и 16, причем на выходах 15 формируется N старших разрядов результата, а на выходах 16 — N младших разрядов результата. На выходах коммутаторов 5 результата формируются сигналы с их первых входов, которые подключены к выходам инверторов 8.

Операция возведения в квадрат в устройстве начинается с преобразования числа А(1, которое выражено дополнительным кодом в N+1 разрядов в. двоичной системе счисления с цифрами (О, 1) и представленного дробью

2 и по величине число. А, 1 но пред(-1,+11 ставленное в двоичной системе счисления с цифрами (-1, +1) в форме .

11071

7 йИ

А =.Е са, 2 -2 " (-1, +1) 2 (А -1), если А О; (0 1) (2 )

2 (A(o )+1), если А O.

В где N — разрядность мантиссы,,числа

A О,11

ot . — цифра числа А (1 +„1, равная

I

-1 или +1.

Определение цифр числа А(+ 1осуществляется через вспомогагельный код

В равный

19 8 знаковым разрядом (причем С =0,11), У формируемое на выходах суммато" ов по модулю два суммирующих ячег;; i-й строки матрицы.

Окончательный результат возведения в квадрат получается после обратного преобразования из системы счис-. ления с цифрами (-1, +1) в систему (О, 1), который осуществляется через инвертирование кода суммы, вычисляемой по формуле (3), а также сдвига проинвертированного кода на разряд в сторону старших разрядов. Причем самый младший разряд 2 И-разрядного кода результата непосредственно равен

N-му разряду кода операнда, т.е. о „ .

Код А 1получается из кода В замегИ ной в йоследнем нуле на -1, оставляя нри этом беэ изменения единицы. В устройстве цифра -1 представлена сигналом единичного уровня, а цифра +1сигналом нулевого уровня.

После преобразования иэ системы с цифрами (0,1) в систему (-1, +1), начинается процесс вычисления квадратного корня. Вычисление осуществляется на основе известной формулы о квадрате числа равного сумме квадратов составляющих его чисел плюс удвоенное произведение каждого числа

30 на все остальные, причем эта формула применяется к выражению (1). Получаемая таким образом итоговая формула имеет вид

М С=К+С +X С;, (3) 35

1М где С вЂ” сумма, код которой используется для обратного преобразования из. системы (-1, +1) в систему (О, 1), получаемая на выходах сумматоров кор40 ректирующих ячеек 3 и суммирующих ячеек 2 последней строки матрицы;

K — - корректирующий член, равный и 2 " и. формируемый на выходе элечента И 10: Co — нулевая сумма; равЙ 45

N-1 ная . ц .g Z т.е. поразЙ О рядной конъюнкции бита 1з„1 кода А( со всеми остальными разрядами этого

50 кода, формируемая на выходах комму- таторов операнда 4; C1 — есть i-e слагаемое, равное (Б е а --.a. 11(+)

8;<+0 113 2 (1, где(й а,а а )В, есть поразрядная сумма по модулю два бита (i-1)-ro разряда кода А(о со всеми предшествующими ему битами этого же кода с проинвертированным (4) Qo=0. при и=1-М и причем 1, если О, О;

tl (5)

Q„(0, где Я1 — остаток и-й итерации; бит i-ro разряда подкоренного выражения (i=1-2 N) Z > — бит п-го разряда результата; Z, 1 — и — разрядный код, равный O,Z,Z, ..., Z, 9Z, *-1 т.е. операции поразрядной суммы по

При извлечении квадратного корня (на входах 17 и 18 код "10") на входы

13 (фиг. 1) подают N старших разрядов подкоренного выражения, а на входы 14 — М мпадших разрядов. Результат операции формируется на выходах 15 устройства (коммутаторы 5 результата передают информацию со вторых своих входов). Так как на входе 17 сигнал единичного уровня, то выходы 27 и 26 коммутаторов 1 повторяют информацию с входа 23. Сигнал единичного уровня на входе 45 корректирующих ячеек 3 обрывает цепь распространения переносов между сумматорами этих ячеек, на выходах переноса сумматоров которых формируются очередные цифры результата извлечения квадратного корня.

Извлечение квадратного корня из

2-разрядного числа осуществляется в устройстве по алгоритму без восстановления остатка, по которому бит п-го разряда результата Z формируется в зависимости от знака п-го остатка, Определяемого по выражению

1107119

Фиг. 1 модулю два (и-1)-го разряда результата со всеми определенными до этого цифрами, включая и (n-1)-й разряд.

При разрядности операнда N число суммирующих ячеек в устройстве сокращено с N+N до 2 N + 2 М, при

3 1 этом суммирующая ячейка известного устройства содержит дополнительный коммутатор, который отсутствует в суммирующей ячейке предложенного устройства. Кроме того, изобретение дает воэможность оперировать с числами обеих знаков, представленных в дополнительных кодах.

1107119

Составитель А. Казанский

Релактор С. Патруиева Техред С.Мигунова

Корректор И. Шулла

Заказ 5760/34 Тирам 699

ВНИИПИ Государственного комитета СССР ло делам изобретений и открытий

113035, Носква, %-35, Раушская наб., д. 4/5

Подписное

4илиал ППП "Патент", г. Уагород, ул. Проектная, 4