Матричное устройство для возведения в квадрат и извлечения квадратного корня

 

МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ И ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее столбец из N управляющих ячеек, матрицу из N строк и N+1 столбцов суммируюгцих ячеек (N - разрядность входного числа ) , причем первая строка матрицы содержит две суммирующие ячейки, а каждая последующая строка на одну ячейку больше, чем предыдущая, каждая суммирующая ячейка содержит сумматор , элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом сумматора, каждая управляющая ячейка содержит элемент 2И-ИЛИ, причем первые входы элементов И последних суммирующих ячеек всех строк матрицы соединены с входами переноса сумматоров этих суммирующих ячеек, вторые входы сумматоров п-й и (п+1)-й суммирующих ячеек п-й строки матрицы ( , N) соединены с соответствующими входами младших разрядов операнда устройства, выход переноса сумматора последующей суммирующей ячейки i-й строки матрицы соединен с входом переноса сумматора предьщущей суммирун1шей ячейки i-й строки матрицы i - номер строки матрицы ,N,(i+1)- количество суммирующих ячеек в каждой строке матрицы , первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первых (м-1)-х суммирующих ячеек М-й строки матрицы соединены между собой (,N ...), первый вход задания режима устройства соединен с первым и вторым входом элемента 2И-ИЛИ Ь-й управляющие ячейки (,N), третий вход элемента 2И-ИЛИ 1-й управляющей ячейки соединен с входом

СОЮЭ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

09) (11) зш G06F

* " 1 опислник изоврятЯНИЯ -

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР по делАм и:-)ОБРетений w ОтнР1 тйй (21) 3514994/18-24 (22) 24. 11.82 (46) 15.08.84. Вюл. М 30 ,(72) С.А. Волощенко (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

Ф 758 144, кл. С 06 F 7/38, 1977.

2. IEEE TRANS COMPUT. Vol С-21.

1972, Ф 9, с. 1022-1023 (прототип). (54)(57) МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ

ВОЗВЕДЕНИЯ В КВАДРАТ И ИЗВЛЕЧЕНИЯ

КВАДРАТНОГО КОРНЯ, содержащее столбец из N управляющих ячеек, матрицу из N строк и И+ 1 столбцов суммирующих ячеек (N — разрядность входного числа), причем первая строка матрицы

1 содержит две суммирующие ячейки, а каждая последующая строка на одну ячейку больше, чем предыдущая, каждая суммирующая ячейка содержит сумматор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом сумматора, каждая управляющая ячейка содержит элемент 2И-ИЛИ, причем первые входы элементов И последних суммирующих ячеек всех строк матрицы соединены с входами переноса сумматоров этих суммирующих ячеек, вторые входы сумматоров и-й и (и+ 1)-й суммирующих ячеек п-й строки матрииы (е=Я72е1, N) соееннены с соотеетствуюшими входами младших разрядов операнда устройства, выход переноса сумматора последующей суммирующей ячейки 1-й строки матрицы соединен с входом переноса сумматора предьдушей суммирующей ячейки i-й строки матрицы i — номер строки матрицы

i=1,N,(i+1) — количество суммирующих ячеек в каждой строке матрицы, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ е первых (M-1)-х суммирующих ячеек М-й строки матрицы соединены между собой (М=З,N ...), первый вход задания режима устройства соединен с первым и вторым входом элемента 2И-ИЛИ

b-й управляющие ячейки (Ъ=1,N), третий вход элемента 2И-ИЛИ 1-й управляющей ячейки соединен с входом (1-1)-го старшего разряда операнда устройства (1=2,И), о т л и ч а ю— щ е е с я тем, что, с целью повышения быстродействия, в него введены группа из N элементов И,,N коммутаторов, N-1 корректирующих ячеек, со- I держащих сумматор, элемент И-ИЛИ, выход которого соединен с первым входом сумматора, каждая суммирующая ячейка дополнительно содержит элемент И, выход которого соединен с е вторым входом элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, каждая управляющая ячейка содержит элемент И, элемент ИЛИ, первые входы которых соединены с первым вхопом элемента 2И-ИЛИ, причем первые входы элементов И группы соединены с соответствующими входами старших разрядов операнда, вторые входы элементов И группы соединены с первым входом задания режима устройства, вторые входы сумматоров F-.é и (F+1$A суммирующих ячеек F-й строки матрицы (F=1,2, ..., NN)) соединены соответственно с выходами элементов И группы, выход сумматора первой суммирующей ячейки с-й строки матрицы соединен с вторым входом сумматора с-й корректирующей ячейки (с=1, N-1), выход которого соединен с первым входом с-го коммутатора, первый вход

1108440

N-rn коммутатора соединен с выходом сумматора первой суммирующей ячейки

N-й строки матрицы, второй вход элемен га И с-й суммирующей ячейки N-й строки матрицы соединен с вторым входом с-го коммутатора, второй вход

Иго коммутатора соединен с выходом переноса сумматора (N-1? -й корректирующей ячейки, управляющие входы коммутаторов соединены с первым нха-i дом задания режима устройства, выходы N коммутаторов и ныходы сумматоров d суммирующих ячеек последней строки матрицы (d=2, N+1) являются выходами разрядов результата устройства, выход переноса сумматоров первой суммирующей ячейки первой строки матрицы соединен с четвертым входом элемента 2И-ИЛИ и вторым входом элемента И второй управляющей ячейки, выход переноса сумматора р-й корректирующей ячейки соединен с четвертым входом элемента 2И-ИЛИ и первым входом элемента И t-й корректирующей ячейки (Р=1, N — 2 t=3, N), выход переноса сумматора с-й корректирующей ячейки соединен с первым нходом элемента И-ИЛИ (с-1) -й корректттрующеГ1 ячейки, выход элемента ИЛИ i-й управляющей ячейки соединен с первым нходом элемента И первой суммирующей ячейки i-й строки матрицы, ныход элемента И 1-й управляю!цей ячейки соединен с вторЬтм входом элемента И-ИЛИ с-й

KoppeKTHpgjI0lIIcI1 ячейки, первый вход элемента И предыдущей суммирующей ячейки i-й строки матрицы соединен с пернттм входом элемента И последующей суммирующей ячейки 1-й строки матрицы, выход переноса сумматора первой суммирующей ячейки q-й строки матрицы соединен с входом ттерекоса сумматора х-й корректирующей ячейки (q=2, N, х=-1, N- 1), второй вход элемента И-ИЛИ х-й корректирующей ячейl

Из обреTpHzlp oTIIасится K Bb&zlclIH тел ьнаи Tnх IIIIKp. и может бь!те ис пал ь

ЗОВ» К! В СттЕ1!11аЛИЗИРанаККЫХ ВЫЧИСЛИтелях II !к !сакапра!та!топи т лт,ньтх ЭВМ ки соединен с первым входом элемента

ИСКЛ10ЧА10ЩЕЕ ИЛИ первой суммирующей ячейки q-й строки матрицы, выход элемента 2И-ИЛИ q-й управляющей ячейки соединен с вторым входом элемента

И (q-1)-й суммирующей ячейки q-й строки матрицы, второй вход сумматора всех суммирующих ячеек каждой строки матрицы, кроме двух последних суммирующих ячеек каждой строки, подключен к выходу сумматора суммирующей ячейки предыдущей строки последующего столбца матрицы, первый вход элемента ИСКЛтОЧА10ЩЕЕ ИЛИ первой суммирующей ячейки первой строки матрицы соединен с первым входом задания режима устройства, вторые входы элементов И двух последних суммирующих ячеек строк матрицы соетинены с шиной логического куля устройства, третьи входы элементов И-ИЛИ (!1-1)-й корректирующих ячеек соединены с вторым входом задания режима устройства, второй вход элемента И (р-1)-й суммирующей ячейки р-й строки матрицы, кроме двух последних суммирующих ячеек этой же строки матрицы, подключеч к второму входу элемента (р-1)-й суммирующ!!й ячейки (р+1)-й строки матрицы, первые входы элементов ИСКЛ!ОЧАтОЩЕЕ ИЛИ предпоследних суммирующих ячеек М строк матрицы (М=2, N) соединены с первым входом задания режима устройства, первые входы элементов ИСКЛ1ОЧА!ОЩЕЕ ИЛИ последних суммирующих ячеек строк матрицы соединены с шиной логического нуля устройства, третий вход элемента 2И-ИЛИ f-й управляющей ячейки соединен с (f-1)-м входом старшего разряда операнда (f 2, N), второй вход элемента ИЛИ i-й управляющей ячейки соединен с

1.-м входом старшего разряда операнда. для адкотактного выполнения операций возведения в квадрат и извлечения квадратного карня целых и дробных двоичных чисел, представленных в прямых кодах.

1108440

Известно матричное устройство для возведения в квадрат многоразрядных двоичных чисел, содержащее группу элементов И, блок комбинационных сумматоров и регистры для хранения кодов операнда и результатов, работа которого основана на решении формулы о квадрате числа, равного сумме квадратов составляющих его чисел плюс

10 удвоенное произведение каждого числа на все остальные Е1>.

Недостатком этого устройства явля-. ется отсутствие возможности выполнения операции извлечения квадратного !

5 корня.

Наиболее близким к изобретению по технической сущности является матричное устройство для возведения в квадрат и извлечения квадратного корня, 20 содержащее столбец из N управляющих ячеек, матрицу из N строк и N+1 столбцов суммирующих ячеек, причем первая строка матрицы содержит две

25 суммирующие ячейки, а каждая последующая строка на одну ячейку больше,чем предь>ду>цая, каждая суммирующая ячейка содержит сумматор и элемент ИСКЛ!ОЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом сумматора, каждая управля>ощая ячейка содержит элемент 2И-И!И, вторые входы сумматоров и-й и (и+1)-й суммпрук>щих ячеN ек и-й строки матрицы n=

2 35

+1 М! соединены с соответствующими входами млади>их ра >рядов операнда устройства, выход переноса сумматора последующей суммирукнкей ячейки 1-и строки матрицы соединен с нхоцом переноса сумма- 40 тора предыдущей суммирующей ячейки

i-и строки матриц>.> (1 — номер строки матрицы i-=1, 2, ..., N; i+1 — количество суммирук>щих ячеек в каждой строке матрицы), первые входы элемен- 45 тов ИСКЛ!ОЧАКМЦЕЕ И>!И (,i-1) -й суммирук)щих ячеек М-й строки матрицы соединены между собой (М=З,N), первый вход задания режима устройства соединен с первым и вторым входом элемента 2И-ИЛИ. 50

b-й управляк>щей ячейки (b=1,N), третий вх(л 3„I(>(. «та 2И-И:1И 1-й управля>ощеи яч(ики (1=2,N} соединен с входом (1-1) — г(! стар(кс rn разряда операн.(((устр,)иства 2

Недос гат к изн(:стного устройства закч>оча(. тся н низ к(м Gt t(. тролействии, чт() 814. :! (. т т(я (ислстви M lf > быт очного оборудования, возрастающего с увеличением разрядности по закону суммы членов арифметической прогрессии.

Цель изобр тения — повь>шение быстродействия.

Поставленная цель достигается тем, ;то в матричное устройство для возведения в .квадрат и извлечения квадратного корня, содержащее столбец из (! управляющих ячеек, матрицу из N строк и N+1 столбцов суммирующих ячеек (N — разрядность входного числа), причем первая строка матрицы содержит две суммирующие ячейки, а каждая последующая строка на одну ячейку больше, чем предь>дущая, каждая суммирующая ячейка содержит сумматор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соедийен с первым входом сумматора, каждая управляющая ячейка содержит элемент 2И-ИЛИ, первые входь> элементов И последних суммирующих ячеек всех строк матрицы соединены с входами переноса сумматоров этих сум-. мирующих ячеек, вторые входы сумматоров п-й и (п+1)-й сум ирующих ячеек и-й строки матрицы (и=!(!!2+1,N) соединены с соответствующими входами младших разрядов операнда устройства, выход переноса сумматора последующей суммирующей ячейки i-й строки матрицы соединен с входом переноса сумматора предыдущей суммирующей ччейки i--й строки матрицы (i — номер строки матрицы, i=1,N, i+1 — количество суммирующих ячеек в каждой строке матрицы), первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первых (М-1)-х суммирующих ячеек M-й строки матрицы соединены между собой (M=3, N, ...), первый вход задания режима устройства соединен с первым и вторым входом элемента

2И-ИЛИ b-й управляющей ячейки (b=1,N), третий вход элемента 2И-ИЛИ 1-й управляющей ячейки соединен с входом (1-1}-го старшего разряда операнда устройства (1=2,N), введены группа из

N элементов И, N коммутаторов, N-1 корректирующих ячеек, содержащих сумматор и элемент И-ИЛИ, выход которого соединен с первым входом сумматора, каждая суммирующая ячейка дополнительно содержит элемент И, выход которого соединен с вторым входом элемента ИСКЛЮЧАКМЦЕЕ ИЛИ, каждая управляющая ячейка содержит элемент

И и элемент ИЛИ, первые входы которых ,соединены с первым входом элем(нта

2И-ИЛИ, причем первые вход»> эл()мен1108440 тов И группы соединены с соответствующими входами старших разрядов операнда, вторые входы элементов И группы соединены с первым входом задания режима устройства, вторые входы 5 сумматоров F-й и (Г+1)-й суммирующих ячеек F-й строки матрицы (Г=1,2,..., 1 /2) соединены соответственно с выходами элементов И группы, выход сумматора первой суммиру>ощей ячейки с-й

10 строки матрицы соединен с вторым входом сумматора с-й корректирующей ячейки (С=1, N-1), выход которого соединен с первым входом с-го коммутатора, первый вход N-го коммутатора соединен с выходом сумматора первой суммирующей ячейки N-й строки матрицы, второй вход элемента И с-й суммирующей ячейки N строки матрицы соединен с вторым входом с-го коммутатора,20 второй вход N-го комму-атора соединен с выходом переноса сумматора (N-1) -й корректиру>ошей> ячейки, управляющие входы коммутаторов соединены с первым входом задания режима уст25 ройства, выходы N коммутаторов и выходы сумматоров d суммирующих ячеек последней строки матрицы (d=2, N+1) являются выходами разрядов результа— та устройства, выход переноса сумма- >0 тора первой суммирующей ячейки первой строки матрицы соединен с>1четвертым входом элемента 2И-ИЛИ и вторым входом элемента И второй управляющий ячейки, выход переноса сумматора р-й корректирующей ячейки соединен с четвертым входом элемента 2И-ИЛИ и первым входом элемента И t A корректирующей ячейки (р=1 N-2; =3,N), выход переноса сумматора с-й корректирующей ячей-40 ки соединен с первым входом элемента

И-ИЛИ (с-1)-й корректирующей ячейки, выход элемента ИЛИ i-й управляющей ячейки соединен с первым входом элемента И первой суммирующей ячейки -й.>5

I строки матрицы, выход элемента И 1 — и управляющей ячейки соединен с вторым входом элемента И-ИЛИ с-й корректирующей ячейки, первый вход элемента И. предыдущей суммирующей я > ей к и i -й 50 строки матрицы соединен с первым входом элемента 11 последующей суммирую— щей ячейки > -и строки матрицы, выход переноса сумматора первой суммирующей ячейки с1-й строки матрицы соеди55

ыен с входом переноса сумматора х-й корректирующей ячейки (q=2,N,x=1, N-1), второй»õî>>,:ý»Ië åHTQ И-ИПИ х-й корректирующей ячейки соединен с первым входом элемента ИСКПЮ 1АЮ111ЕЕ

ИЛИ первой суммирующей ячейки Ч-й строки матрицы, выход элемента 2И-ИЛИ

q-й управляющей ячейки соединен с вторым входом элемента И (q-1)-й суммирующей ячейки q-й строки матрицы, второй вход сумматора всех суммирующих ячеек каждой строки матрицы, кроме двух последних суммирующих ячеек каждой строки, подключен к выходу сумматора суммирующей ячейки предыдущей строки последующего столбца ма.трицы, первый вход элемента ИСКП10ЧАЮЩЕЕ ИЛИ первой суммирующей ячейки первой строки матрицы соединен с первым входом задания режима устройства, вторые входы элементов И двух последних суммирующих ячеек строк матрицы соединены с шиной логического нуля устройства, третьи входы элементов И-ИЛИ (М-1)-й корректирующих ячеек соединены с вторым входом задания режима устройства, второй вход элемента И (р-1)-й суммирующей ячейки р-й строки матрицы, кроме двух последних суммирующих ячеек этой же строки матрицы, подключен к второму входу элемента (р-1)-й суммирующей ячейки (р+ 1)-й строки матрицы, первые входы э,пементов ИСКЛ!ОЧА10ЩЕЕ ИЛИ предпоследних суммирующих ячеек И строк матрицы (М=2, N) соединены с первым входом задания режима устройства, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ последних суммирующих ячеек строк матрицы соединены с шиной логического нуля устройства, третий вход элемента

2И-ИЛИ f-й управляющей ячейки соединен с (f-1)-м входом старшего разряда операнда (1=2,N), второй вход элемента ИЛИ i-й управляющей ячейки соединен с i-м входом старшего разряда операнда.

На фиг. 1 приведена структурная схема предложенного устройства для

N=4 на фиг. 2 — функциональная схе.— ма управляющей ячейки; на фиг. 3 функциональная схема суммирующей ячейки; на фиг. 4 — функциональная схема корректирующей ячейки.

Матричное устройство (фиг. 1) содержит столбец 1 из N управляющих ячеек 2, матрицу 3 суммирующих ячеек 4 (первая строка матрицы включает две ячейки 4, а каждая последующая строка включает на одну ячейку больше, чем предыдущая), столбец 5 из

1108440

N- 1 корректирующих ячеек 6, группа 7 из И элементов И 8, строку 9, коммутаторы 10, входы 11 старших N разря- дов операнда, входы 12 младших разрядов операнда, выходы 13 старших разрядов результата, выходы 14 младших N разрядов результата, первый 15 и второй 16 входы задания режима работы устройства, вход 17 шины логического нуля, Каждая управляющая ячейка 2 (фиг. 2) содержит элемент 2И вЂ И 18, элемент ИЛИ 19, элемент И 20, первый вход 21 элемента И 20. Первый вход элемента 2И-ИЛИ 18 выполнен ин15 версным. Кроме этого, управляющая ячейка 2 имеет второй вход 22 элемента ИЛИ 19, третий выход 23 элемента 2И-ИЛИ 18, четвертый вход 24 элемента 2И-ИЛИ 18, выход 25 элемен20 та И 20, выход 26 элемента ИЛИ 19, выход 27 элемента 2И-ИЛИ 18.

Каждая суммирующая ячейка 4 содержит элемент И 28, элемент ИСКЛ10ЧАЮЩЕЕ ИЛИ 29, сумматор 30, первый вход 31 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 29, первый вход 32 элемента И 28, второй вход 33 элемента И 28, вход 34 сумматора 30, вход 35 переноса сумматора 30, выход 36 суммирующей ячей- З0 ки 4, соединенный с первым входом

31 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 29, выход 37 суммирующей ячейки 4, соеди ненный с первым входом 32 элемента

И 28, выход 38 суммирующей ячейки 4, 3S соединенный с вторым входом 33 элемента И 28, выход 39 сумматора 30, выход 40 переноса сумматора 30.

Каждая корректирующая ячейка 6 содержит элемент И вЂ И 41, сумма в 40 тор 42, второй, третий и первый входы 43, 44 и 45 элемента И вЂ И 41, вход 46 сумматора 42, вход 47 переноса сумматора 42, выход 48 корректирующей ячейки 6, соединенный с вто-45 рым входом элемента И-ИЛИ 41, выход

49 суммы, выход 50 переноса сумма— тора 42.

Номера строк матрицы 3 суммирующих ячеек 4 возрастают сверху вниз, 50 а столбцов — слева направо.

При нулевом сигнале на управляющих входах коммутаторов 10 (на первом входе 15 задания режима работы устрвйства 0"), коммутаторы передают информацию со своих первых входов, а при единичном сигнале — с вторых входов.

Для выполнения операции возведе— ния в квадрат на входах 15 и 16 зада,ния режима устройства должет быть код "01", а при извлечении квадратного корня — "10".

Матричное устройство работает следующим образом.

Возведение в квадрат в устройстве осуществляется по алгоритмУ, который для дробных чисел выражается интерационной формулой при n=-.1,N u F =О, где f — п-й разряд N-разрядного кода операнда;

à — значение квадрата числа на и п — м шаге итерации;

à — результат выполнения опе1Ц рации возведения в квадрат.

Код операнда в N разрядов подают на входы 11 устройства. Ре="ультат выполнения операции возведения в квадрат формируется на выходах 13 и

14 устройства. При этом на выходах 13 формируется N старших разрядов результата, а на выходах 14 — N младших разрядов. На входах 12 должен быть нулевой код.

Операция возведения в квадрат осуществляется в устройстве с использованием сумматоров 30 и элементов

И 28 суммирующих ячеек 4. При этом все элементы ИСКЛЮЧАЮЩЕЕ KIH 29 нулевым сигналом на первом входе настраиваются на логическое повторение.

Необходимые нулевые сигналы поступают на элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 29 с входом 15 и 17, а также с выхода элемента И 20 управляющих ячеек 2. Единичный сигнал на входах 16 организует цепь распространения переносов между сумматорами 42 корректирующих ячеек 6.

Умножение на коэффициент 2 выполняется сдвигом и соответствующей коммутацией входов н выходов матрицы 3 строк суммирующих ячеек 4 устройства. Вычисление произведения

fÄ (f„ f ...f„, 01) осуществляется на элементах И 28 суммирующих ячеек

4 п-й строки матрицы 3. Вычисление суммы в итерационной формуле плгоритма осуществляется с использованием сумматоров 30 суммирующих ячеек

4 и-й строки матрицы 3 н сумматора

7108440

О =О, где 1, f

42 (n"1)-й корректирующей ячейки 6 столбца 5. При этом нулевое значение F обеспечивается нулевым кодом на входах 12 и нулевым сигналом на входе 15 задания режима, блокирующим 5 элементы И 8.Передача же в и-ю строку матрицы 3 и-1 цифр операнда осуществляется через третьи входы элементов 2И-ИЛИ 18 управляющих ячеек 2 столбца 1, въгходы которых подключены к вторым входам элементов И 28 соответствующих суммирующих ячеек 4 матрицы, Передача же в п-ю строку матрицы 3 цифры й|1 операнда для последующего вычисления произведения 15

Г ° (Е, f, ... 5» р 01) осуществляется через элемент ИЛИ 19 и-й управля|ащей ячейки 2. Формирование кода "01" во втором сомножителе произведения осуществляется связью входов перекоса 20 сумматора последней суммирующей ячейки 4 каждой строки матрицы 3 с первым входом элемента И 28 этой суммирующей ячейки 4.

В силу того, что на управляющих входах коммутаторов 10 нулевой сигнал, на выходы 13 передается код N старших разрядов результата, формируемый на выходах сумматоров 42 корректирующих ячеек 6 и выходе сумматора 30

30 первой суммирующей ячейки 4 и-й строки матрицы 3. Младшие N разрядов результата, поступающие на выходы

13 устройства, формируются на выходах сумматоров остальных (N-1)-х сум — 7 миру|ащих ячеек 4 N é строки матрицы 3. Извлечение квадратного корня в устройстве осуществляется по известному алгоритму, изв.печения корня без восстановления остатка, в котором|0 п-я цифра корня 2 »| равна 1, если и-й остаток Я О, или Z равна О, если ;»7с О. При этом Q вычисляется по выражению

- 313-1i

Q =2 ° Q< < +О 1 13-1 Г»и 2 +

+ZI13 1 +0,11.2 при n=1,77 и очередная и — я пара

50 анализируемых разрядов 2N-разрядного подкоренного выражения разрядный код, равный -1 Л . „2 2

Zï- т.е. операции поразрядного ИСК?7ЮЧАЮ7!(ЕГО ИХ7И (и-1) -й цифры корня со всеми определенными до того цифрами, с цифрой "О" в знаковом разряде при

ZQ= О.

Настройка на извлечение квадратного корня осуществляется подачей на входы 15 и 16 кода "10". На входы

11 и 12 подают 2N разрядов подкоренного выражения. При этом на входы 11 подают N старших разрядов,,а на входы 12-N младших разрядов подкоренного числа.

Результат операции в N разрядов+ (значение корня) формируется на выходах 13 устройства. Ila выходах 13 формируется N-разрядный остаток в дополнительном коде.

Выполнение операции осуществляется с использованием сумматоров 30 и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 29 суммирующих ячеек 4. При этом все элементы И 28 суммирующих ячеек 4 единичным сигналом на первых входах элементов ИСКЛЮЧАЮШЕЕ ИЛИ 29 настраиваются на логическое повторение. Необходимые для этого единичные сигналы поступают с выходов элементов ИЛИ 19 управляющих ячеек 2. Нулевой сигнап на входах 16 ликвидирует цепь распространения переносов между сумматорами 42 корректиру|ощих ячеек 6 столбца 5. !

Умножение кода предыдущего остатка Q „ на 2 выполняется сдвигом и соответствующей коммутацией входов и выходов сумматоров 30 строк суммирующих ячеек 4 устройства. Очередные пары f l 6, анализируемых разрядов подкоренного выражения подаются на вторые входы сумматоров 30 двух последних суммирующих ячеек 4 п-й строки матрицы 3 с входов 12 или через элементы И 8 с входов 11 устройства.

Вычисление спагаемого ZI3-«+0 71 2, ... ...Z 1 осущес" â.ëÿåòñÿ на элементах

ИСКЛЮЧАЮЩЕЕ ИЛИ 29 суммирующих ячеек

4 и-й строки матрицы 3, за исключ<— нием двух последних суммирующих ячеек 4 той же строки матрицы 3. Вычисление сумм двух ходов, первый из которых составлен из и pI3oI"о и второго спагаемых, а второй — из третьего и четвертого слагаемых выражения пля

ВЪ|ЧИСЛЕ ИИЯ ОГ ТаТКа (?у> 0C) III Ã Т!ЗЛЯ ЕТСЯ

Г иГГ!Ол |- Зов | ||нем Г ум 10òîðîâ >О Г pì .1è—

° рующих ячеек 4 и-й с тр< к|1 1птр|101,1 3.1108440

12 и сумматора 42 (n-1)-й корректирующей ячейки 6 столбца 5. При этом нулевое значение 0о обеспечивается нулевыми сигналами на входах 17 суммирующих ячеек 4 первой строки матри- 5 цы 3, а код "11" четвертого слагае- мого — единичными сигналами на входах

15, подключенных к первым входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 29 предпоследних суммирующих ячеек 4 каждой строки матрицы 3 и связью первого входа элемента И 28 и входа переноса сумматора 30 каждой из последних суммирующих ячеек 4 матрицы 3. Цифры корня формируются на выходах переноса сумматоров 42 корректирующих ячеек 6 и выходе переноса сумматора 30 первой суммирующей ячейки 4 первой строки.

Так как на входе 15 единичный сигнал, передача в и-ю строку матрицы 3 и-1 щ выполненных цифр корня осуществляется через четвертые входы элементов

2 И-ИЛИ 18 управляющих ячеек 2 столбца 1. Передача же в и-ю строку матрицы 3 цифры Zn- для последующе- 25

ro вычисления Z<, FO.Z„Z Z„ „ осуществляется через элемент И 20 и-й управляющей ячейки 2.

Так как на управляющих входах коммутаторов i0 единичный сигнал, на выходы 13 передается код N разрядов корня, сформированный на выходах переноса сумматоров 42 корректирующих ячеек 6 и на выходе переноса сумматора 30 первой суммирующей ячейки 4 первой строки матрицы 3.

Время извлечения квадратного-корня у прототипа равно о (2 5 N+0 5 N )tp+N(2t +t „ н) где tp — время распространения переI носа в сумматоре; ®„, л„- время срабатывания коммутатора и элемента ИСКЛЮЧМЯ! ЕЕ

ИЛИ.

Время извлечения квадратного корня у матричного устройства равно

0 э 5 N +О 5 12 ) t>+N(t>+talc .öëä) +

+ к+2 р °

Время возведения в квадрат сохранилось прежним и равно 2Ntg+2t .

При сопоставлении tc и t видно, что „(, т.е. увеличивается быстродействие.

Кроме того, с окращается объем аппаратурных затрат, разница в числе суммирующих ячеек двух соседних строк матрицы у предложенного устройства равна единице, а прототипа — двум, при этом элементов в суммирующей ячейке прототипа больше.

1108440

1108440

Составитель Л. Медведева

Редактор A. Алексеенко Техред Л.Иикеш

Корректор А. Тяско

Подписное

Филиал Г1ПП "Патент", r. Ужгород, ул. Проектная, 4 Заказ 5865/34 Тираж 699

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., JI. 4/5