Постоянное запоминающее устройство

 

ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее матричный накопитель, одни входы которого соединены с выходами первого блока разделительных элементов и являются адресными входами первой группы устройства, а другие входы соединены с выходами блока ограничительных элементов и являются адресными входами второй группы устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены второй блок разделительных элементов, блок согласующих элементов и источник опорного напряжения, выход которого подключен к входам первого блока разделительных элементов н входам блока ограничительных элементов, входы второго блока разделительных элементов подключены к входам первой группы накопителя, а выходы соединены с входами блока согласующих элементов , выходы которого я яются выходами устройства.

СО1ОЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

11 А

ns SU au

ОПИСАНИЕ ИЗОБРЕТЕНИЯ "

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

r10 ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3595634)24-24 (22) 07.04.82 (46) 07.09.84. Бюл. № 33 (72) В. 3. Гридчин, И. H. Квилинскнй, В. М. Корсунский, А. Г. Максимчук, О. Г. Мороз-Подворчан и И. В. Мельничук (71) Ордена Ленина институт кибернетики им. В. М. Глушкова (53) 621.327.6 (088.8) (56) 1. Патент США № 4101974, кл. 340 — 173, опублик. 1978.

2. Авторское свидетельство СССР № 773728, кл. G 11 С 17 00, 1977 (прототип). (54) (57) ПОСТОЯННОЕ ЗАПОМИНАЮШЕЕ УСТРОЛСТВО, содержащее матричный накопитель, одни входы которого соединены с выходами первого блока разделительных элементов и являются адресными входами первой группы устройства, а другие входы соединены с выходами блока ограничительных элементов и являются адресными входами второй группы устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены второй блок разделительных элементов, блок согласующих элементов и источник опорного напряжения, выход которого подключен к входам первого блока разделительных элементов и входам блока ограничительных элементов, входы второго блока разделительных элементов подключены к входам первой группы накопителя, а выходы соединены с входами блока согласующих элементов, выходы которого являются выходами устройства.

1ll24tl

15 го зо

Изобретение относится к вычислительной технике и может быть использовано при разработке запоминающих устройств на бипо. лярных транзисторных структурах, программируемых пережиганнем плавких перемычек.

Известны программируемые биполярные постоянные запоминающие устройства (ПЗУ), содержащие матрицу накопителя например диодную, элементы памяти, подключенные к диодам накопителя и числовой шине, верхние и нижние транзисторные ключи, базы которых подключены к адресным шинам, а коллекторы — к числовым и разрядным шинам (1).

Данные ПЗУ обладают рядом недостатков. Основные из них: требуемая большая величина тока чтения и недостаточное быстродействие, обусловленное необходимостью заряжать паразитные емкости шин накопителя до высокого потенциала и разряжать их до низкого потенциала.

Наиболее близким по технической сущности к изобретению является ПЗУ, содержащее накопитель, разделительные и ограничительные элементы.

Цепь выборки включает верхние транзис торные ключи, коллекторы которых подключены к усилителю считывания и через резистор к источнику напряжения Е, эмиттеры — к горизонтальной шине накопителя и через диоды и элементы программирования к вертикальным шинам накопителя, а базы — к дешифратору. Вертикальные шины подключены через диод и резистор к источчику напряжения Е и к коллектору первой ступени нижних транзисторных ключей, базы которых подключены к дешифратору, а эмиттеры — к коллекторам второй ступени нижних транзисторных ключей, базы которых подключены к дешифратору, а эмиттеры — к «земле».

Прн подаче напряжения от дешифраторов на базы верхних н нижних транзисторных ключей н подключенном диоде в пересечении горизонтальных и вертикальных шин накопителя протекает ток от источника напряжения Е через резистор, подключенный к коллектору верхнего транзисторного ключа, верхний транзисторный ключ, горизонтальную шину, диод накопителя, вертикальную шину и два нижних транзисторных ключа. При этом на коллекторе верхнего транзисторного ключа реал изуется потенциал, меньший потенциала отпирания усилигеля считывания. В том случае, когда диод в пересечении шин накопителя не подключен, ток от источника напряжения Е протекает через резистор на вход выходного усилитепя 2).

В реальных устройствах быстродействие

13У во многом определяется скоростью пе езаряда паразитных емкостей шин нако ителя. 8 известном устройстве, когда в пересечении шин накопителя не подключен диод, параэитиая емкость горизонтальной шины заряжается до уровня Ur = Ueo +

-1- U 1, где U — падение напряжения на эмиттерном переходе верхнего транзисторного ключа, à U,yc — напряжение на входе усилителя считывания. Поскольку усилитель считывания предложен четырехпереходной, то можно записать U = 5U> Когда диод подключен, паразитная емкость горизонтальной шины разряжается до уровня U <

Ц,+ U, где U» — падение напряжения на диоде накопителя, U<> — падение на пряжения на коллекторах нижних ключей. Таким образом, параэитная емкость горизонтальной шины накопителя переэаряжается на величину и U = V» - V„= 4U - U, (принимая U = U„). Паразитная емкость вертикальной шины накопителя в отсутствие положительного потенциала нэ базе нижних ключей заряжается до уровня Us =

Е - U, и, при наличии положительного потенциала на базах нижних ключей, разряжается до уровня Us = U . Таким образом, вертикальная шина перезаряжается на величину

4U = Us — Vs = Š— 1-!в — 13кн

Таким образом, известное устройство обладает невысоким быстродействием, которое обусловлено необходимостью глубокого пере заряда паразитных емкостей шин накопителя.

Целью изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в

ПЗУ, содержащее матричный накопитель, одни входы которого соединены с выходами первого блока разделительных элементов и являются адресными входами первой группы устройства, а другие входы — с выходами блока ограничительных элементов и являются адресными входами второй группы устройства, введены в второй блок разделительных элементов,, блок согласующих элементов и источник опорного напряжения, выход которого подключен к входам первого блока разделительных элементов и входам блока ограничительных элементов, входы второго блока разделительных элементов подключены к входам первой группы накопителя, а выходы соединены с входами блока согласующих элементов, выходы которого являются выходами устройства.

На чертеже представлена блок-схема предлагаемого устройства.

ПЗУ содержит дешифраторы 1 и 2, блок

3 формирования сигналов записи-считывания, накопитель 4, первый блок 5 разделительных элементов, источник 6 опорного напряжения, блок 7 ограничивающих элементов, блок 8 согласуюших элементов, второй блок 9 разделительных элементов и усилители !0 считывания.

i 1241!

Блок формирования сигналов записисчитывания содержит транзисторные ключи

ll, базы которых через шины 12 подключены к дешифратору 1, коллекторы — к шине !3, а эмиттеры через резисторы 14 к блоку 5 элементов и далее к горизонтальным шинам 15 накопителя. К шинам 5 подключены коллекторы транзисторных ключей 16, базы которых соединены группами и через резисторы 17 подсоединены к «земле», а через встречно включенные диоды 18 и 19 и шину 20 — к выходу усилителя 21 считывания, причем аноды диодов 18 и 19 через резистор 22 подключены к шине 23 управления записью.

Накопитель 4 содержит матрицу нз диодов 24, последовательно соединенных с элементами 25 памяти, подключенными в перекрещении горизонтальных 15 и вертикаль- ных 26 шин накопителя.

Блок 5 разделительных элементов содержит диоды 27, катоды которых подключены к горизонтальным шинам 15 накопителя, а аноды — к источнику 6 опорного напряжения и блоку 7 ограничивающих элементов.

Источник 6 опорного напряжения содержит транзистор 28, база которого через резистор 29 подключена к шине 30 питания и через четыре диода 31 — к «земле», коллектор подключен к шине . 30 питания, а эмиттер — к блоку 5 разделительных и блоку 7 ограничивающих элементов.

Блок 7 ограничивающих элементов содержит резисторы 32, подключенные к вертикальным шинам накопителя и к источнику 6.

Блок 8 согласующих элементов содержит генераторы тока, подключенные к усилителям считывания и блоку 9 элементов.

Генераторы тока включают в себя резисторы 33 и 34, подключенные к шине 30 питания и через диоды 35 и 36 — к коллектору транзистора 37 в диодном включении и коллектору транзистора 38. Эмиттеры транзисторов 37 и 38 соединены между собой и подключены к шине 23 управления записью.

Аноды диодов 24 подключены к блоку 9 элементов, а аноды диодов 27 — к усилителю считывания.

Блок 9 элементов содержит диоды 39, аноды которых подключены к горизонтальным шинам накопителя 15, а катоды — группами к блоку согласующих элементов 8. Усилители считывания представляют собой типовые ТТЛ-3 инверторы.

Адрес на вход дешифраторов l и 2 подается через адресные шины 40. Дешифратор 2 через нины 41 подключен к вертикальным шинам 26 накопителя 4.

Схема работает в режиме чтения следую-щим образом.

На шину 13 и шину питания подается напряжение источника питания Е, а шина 23 управления записью эаземляется. При этом эмиттеры транзисторов 37 и 38 заземлены, а транзисторы 16 заперты вне зависимости от потенциала на шине 20. В момент подачи на схему напряжения источника питания источник 6 заряжает через блок 5 разделительных элементов паразитные емкости горизонтальных шин накопителя 15 до потенциала Ur — — 2Ц,, а через блок ограничивающих элементов 7 — параэитные емкости вер1п тикальных шин накопителя 15 до потенциала Us= 3Uo

Блок 5 элементов и блок 9 элементов исключают связь горизонтальных шин между собой. При подаче кода адреса на адресные шины 40 дешифратора 1 положительный потенциал подается через шину 30 на базу одного иэ транзисторных ключей 11 и далее через резисторы 14 и блок 5 элементов на горизонтальные шины накопителя, каждая иэ которых через диод 39 блока 9 элементов подключена к генератору тока блока 8 согласующих элементов.

Код адреса, поданный на адресные шины дешифратора 2, устанавливает на части шин 41 высокий потенциал и на одной из шин 41 низкий потенциал. Тогда, если в пересечении горизонтальной и вертикальной шин накопителя элемент памяти не разрушен, ток транзисторного ключа 11 протекает через резистор 14, горизонтальную шину 15 накопителя, элемент 15 памяти и диод 24

30 накопителя, вертикальную шину 26 и шину

41 дешифратора 2, на которой установлен низкий потенциал. Паразитная емкость вертикальной шины 26 накопителя разряжается прн этом до потенциала, равного падению напряжения на омическом сопротивлении шины накопителя и входном сопротивлении дешифратора 2, причем потенциал шиf ны стабилизируется на уровне U = U за счет схемы подзаряда паразитных емкостей шин накопителя, а потенциал паразитной емкости горизонтальной шины 15 накопителя стабилизируется на уровне U „— = 2U> также за счет схемы подзаряда паразитных емкостей шин накопителя. При этом ток через диод 39 блока развязывающих элементов на вход генератора тока блока cor45 ласующих элементов не потечет, так как база управляемого транзистора 38 генератора тока подключена к горизонтальной шине через два р-и перехода (диоЯы 39 и 35).

В том случае, когда в перекрещении вертикальных и горизонтальных шин накопителя элемент памяти разрушен, ток транзисторного ключа l l через резистор 14, горизонтальную шину 15, диод 39 блока 9 элементов поступает на вход генератора тока блока 8 согласующих элементов. При этом

5 паразитна я емкость горизонтальной шины заряжается до уровня Ut = 3Uo.

В отсутствие тока чтения, поступающего на базу управляемого транзистора 38 генератора тока через диод 39 блока элементов 9

1112411

Составитель Г. Бородин

Редактор В. 1анко Текред И. Версс Корректор М. Демчнк

Заказ 6068 36 Тираж 574 Г!од исное .

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

l 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», r. Ужгород, ул. Проектная, 4 и диод 35 на колле1сторе управляемого транзистора 38, за счет выбранного соотношения величину резисторов 23 и 34 устанавливается высокое напряжение, равное падению напряжения на р-и переходе. Тогда часть тока от источника напряжения через резистор 34 ответвляется на вход, усилителя считывания, н на его выходе устанавливается состояние логического нуля, В том случае, если на генератор тока поступает ток чтения, увеличивается базовый ток управляемого транзистора, н на ego коллекторе устанавливается низкое напряжение, меньшее падения напряжения на р-и переходе. Тогда ток источника не ответвляется на вход усилителя считывания, и на его выходе устанавливается состоя н не ло ги чес к ой еди н и ц ы.

При таком согласовании накопителя с усилителем считывания через генератор тока уже небольшого тока чтения достаточно для отключения тока от входа усилителя считывания и установления íà его выходе состояния логической единицы. В отсутствие тока чтения на вход усилителя считывания поступает ток, величина которого всегда постоянна и не зависит от состояния накопителя. Это позволяет обеспечить оптимальное насыщение транзисторов усилителя считывания и, следовательно, повысить быстродействие устройства. Кроме того, разряд емкости коллекторного перехода насыщенного входного транзистора усилителя считывания осуществляется не через цепи накопителя, как это. например, имеет место в известном устройстве, а через управляемый транзистор генератора тока.

В том случае, когда в перекрещении шин накопителя элемент памяти разрушен, паразитная емкость горизонтальной шины заряжается до потенциала (З г 3, а в том случае, когда элемент памяти не разрушен— разряжается до потенциала Щ= 2Up. Таким образом, перезаряд паразитной емкости горизонтальной шины осуществляется на величину aV = Up, что существенно меньше, чем, например, в известном устройстве. Необходимо отметить, что разряда паразитной емкости горизонтальной шины на величину

Ь U O,IB уже достаточно для того, чтобы осуществить переключение тока в накопителе, генераторе тока и, следовательно, усилителе считывания. Это объясняется тем, что

J0

l5

45 при разряде паразнтной емкости горизонтальной шины до потейциала, меньшего

30в, ток разряда не протекает через диод

39, диод 35 и база-Ъмиттерный переход транзистора 38, поддерживая его в низкоомном состоянии и, следовательно, поддерживая на выходе усилителя считывания логической единицы. Хотя полный разряд паразитной емкости горизонтальной шины происходит на величину hU = Uq через диод накопителя и вертикальную шину, разряда паразитной емкости горизонтальной шины на величину

dV = О, I В достаточно для изменения состояния генератора тока и получения на выходе усилителя считывания состояния логического нуля.

Паразитная емкость вертикальной шины в том случае, когда в перекрещении шин накопителя перемычка разрушена, заряжается до потенциала Ue = ЗИо, а в том случае, когда перемычка не разрушена — разряжается до уровня U а = Uo. Перезаряд паразитной емкости вертикальной шины осуществляется на величину ьБ = 2U, что также меньше, чем, например, в известном устройстве.

В режиме записи на шину 23 управления записью и на ряд выходных шин 21 подается высокий потенциал, на одну из выходных шин 21 — низкий потенциал, а шина 30 питания отключается. В этом случае транзисторы 16 заперты, а часть транзисторов !

6 открыта. На шину 13 подается высокий потенциал, необходимый для формирования тока записи, на шины 21 — код адреса. Тогда при подаче высокого потенциала на базу одного нз транзисторных ключей 11 от дешифратора 1, ток записи протекает через один из резисторов 14, подключенных к эмиттеру транзисторного ключа 11, элемент

25 памяти, диод 24 накопителя, одну из шин

4l и дешифратор 2, осугцествляя пережигания элемента памяти. Остальные резисторы

14, на которые подан потенциал, шунтируются на «землю» открытыми транзисторами 16.

Предлагаемое программируемое биполярное ПЗУ обладает более высоким быстродействием по сравнению с известным, обусловленным меньшими уровнями перезаряда паразитных емкостей шин накопителя.