Вычислительное устройство

 

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО по авт. св. №1086426, отличающееся тем, что, с целью расширения функциональных возможностей путем вычисления частного от деления суммы квадратов на одно число, в устройство введены (S-1) дополнительных матриц элементов И (S - количество возводимых в. квадрат чисел), причем первые входы элементов И j-ro столбца г-й дополнительной матрицы (г-1,..., S-1) соединены с входом j-ro разряда (г+2)-го операнда устройства , второй вход р-го элемента И j-ro столбца г-й дополнительной матрицы соединен с входом (j+1)-ro разряда (г+2)-го операнда устройства , выход q-ro элемента И ,Е -го столбца г-й дополнительной матрицы соединен с (г+3)-м входом (q-H)-ГО разряда (В + 1)-го сумматора. (/) С

СОЮЗ СОЕ:ТСНИХ

СОЦИАЛИС7ИЧБСКИХ

РЕСПУБЛИК ае ам

3QD С 06 F 7/5

/ (4

ОПИСАНИЕ ИЗОБРЕТЕНИЯ """;

Н АВТОРСНОМУ CBWIKI%llhGTEV

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДИ1АМ ИЗОБРЕТЕНИЙ И Оаа аий (61) 1086426 (21) 3282527/18-24 (22) 27.04.81

>: (46) 23.09.84. Бюл. У 35 (72) Г.Е. Пухов, А.И. Стасюк, Ф.Е. Лисник и А.И. Гузенко (71) Киевский ордена Трудового Красногс Знамени институт инженеров гражданской авиации (53) 681. 325 (088. 8) (56) 1. Авторское свидетельство СССР

В 1086426, кл. G 06 F 7/52, 25.03.81 (прототип) . (54)(57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО по авт. св..11 1086426, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей путем вычисления частного от деления суммы. квадратов на одно число, в устройство введены (S-1) дополнительных матриц элементов И (S — количество возводимых в квадрат чисел), причем первые входы элементов И j-ro столбца r"é дополнительной матрицы (r-1,..., S-1) соединены с входом

j-го разряда (г+2)-го операнда устройства, второй вход р-го элемента

И j-ro столбца r-й дополнительной матрицы соединен с входом (j+1)-ro разряда (r+2)-ro операнда устройства, выход q-го элемента И g-го столбца r-й дополнительной матрицы соединен с (r+3)-м входом (q+1)-ro разря" да (9+1)-го сумматора.

Изобретение относится к вычислительной технике и может быть приме нено в качестве спецпроцессора в ком" плексе с цифровой вычислительной машиной или в специализированных вычислительных устройствах для оперативнрго вычисления групповой операции Х r/2.

По основному.авт.св. Ф 1086426 известно вычислительное устройство, содержащее (n-1) сумматоров (n-разрядность операндов), (n-1) групп коммутаторов, первую группу элементов И, первую группу элементов ИЛИ, причем первый информационный вход

i ro коммутатора 1"й группы (j=1, п-1,.i=i,...,п) соединен с вхо- 20 дом i-ro разряда первого операнда устройства, первый вход К-ro разряда ,9 -го сумматора 7K=2,..., n+1; 1= i, и-2) соединен с выходом (К-i)-го разряда (+1)-ro сумматора, а также матрицу элементов И, и-й сумматор, группу элементов НЕ, группу сумматоров по модулю два, вторые группы элементов И, ИЛИ, причем выход m-ro коммутатора j-й группы (m=1,...,n+1) соединен.с первым входом соответствующего сумматора по модулю два соответствующей группы, выходы i-ro элемента. ИЛИ первой группы и (i-1)-го элемента И первой группы соединены с выходами i-ro разряда устройства, управляющие входы коммутаторов j-й группы соединены с выходом (j+1)-го элемента И второй группы, второй информационный вход К-го коммутатора

j A группы соединенс входом К-1 -го 40 разряда первого операнда устройства, вторые входы сумматоров по модулю два j-й группы соединены с выходом (j+1)-го элемента ИЛИ второй группы и первым входом первого разряда

j-ro сумматора, выходы сумматоров по модулю два j-й группы соединены с вторыми входами соответствующих разрядов j-ro сумматора, первые входы элементов И j-го столбца матрицы соединены с входом j-го разряда второго операнда устройства, второй вход р-ro элемента И j-ro столбца матрицы (р=1,..., и-j) соединен с входом (j +1:)-го разряда второго опе- 55 ранда устройства, выход q-ro элемента И 3 --го столбца матрицы (g-1, ...,n- Ц соединен с третьим входом

047 1 (ц+1)-ro разряда (0+1)-ro сумматора, входы разрядов первого операнда устройства через соответствующие элементы НЕ группы соединены с первыми входами соответствующих разрядов и-го сумматора, вторые входы и-го и (п-2)-го разрядов и-го сумматора сое . динены с входами n-ro и (n-i.)-го разрядов второго операнда устройства соответственно, второй вход первого разряда п-ro сумматора соединен с шиной единичного потенциала устройства, выход элемента И (n-1)-го столбца матрицы соединен с третьим входом п-го разряда сумматора, третий вход первого разряда первого сумматора соединен с входом первого разряда второго операнда устройства соответственно, первый вход каждого элемента ИЛИ первой группы соединен с выходом соответствующего сумматора по модулю два и-й группы, второй вход

i-го элемента ИЛИ первой группы соединен с первым выходом переноса (i-1)-ro сумматора, первый вход i-го сумматора по модулю два i-й группы и первый вход i-го элемента И первой группы соединен с выходом (i+1)-ro элемента И второй группы, второй вход i-го сумматора по модулю два

i-й группы, второй вход т-го элемента И первой группы и первый вход

i-го элемента ИЛИ второй группы соединен с вторым выходом переноса -го сумматора, второй вход каждого элемента ИЛИ второй группы подключен к выходу соответствующего элемента ИЛИ первой группы, первый вход i-го элемента И второй группы соединен с выходом соответствующего элемента ИЛИ первой группы, а второй вход — с выходом промежуточной суммы (n+1)-ro разряда (i"1)"го сумматора (1 .

Недостатком известного устройства являются ограниченные функциональные возможности из-за того, что в

5 нем невозможны вычисления вида ) X, /2 г=1

Целью изобретения является расширение функциональных возможностей устройства путем вычисления частного от деления суммы квадратов на одно число.

Поставленная цель достигается тем, что в вычислительное устройство введены (S-i) дополнительных матриц элементов И (S — количество возводи3 1115 мых в квадрат чисел), причем первые входы элементов И j-го столбца r-й дополнительной матрицы (r=1,2>..., S-1) соединены с входом j-го разряда (r+2)-ro операнда устройства, вто- 5 рой вход р-го элемента И j-го столбца г-й дополнительной матрицы соединен с входом (j+1)-ro разряда (r+2)-го операнда устройства выход

q-ro элемента И В -го столбца r-й 10 дополнительной матрицы соединен с (r+3)-м входом (q+1)-го разряда (6+1)-го сумматора.

На чертеже приведена схема предлагаемого вычислительного устройства для случая, когда п=З, $=3.

Устройство содержит сумматоры 1, коммутаторы 2 групп, матрицу элементов И 3, сумматоры 4 по модулю два первой и второй групп, элементы НЕ 5

Ф группы, элементы ИЛИ 6 первой группы, элементы И 7 первой группы, элементы И 8 второй группы, элементы

ИЛИ 9 второй группы, сумматоры 1О по модулю два третьей группы, дополнительные матрицы элементов И 11 и

12, входы 13 первого операнда, входы l4 второго операнда, входы 15 третьего операнда, входы 16 четвертого операнда, выходы 17, шину 18 единичного потенциала и шину 19 нулевого потенциала.

Работу процессора групповых операций, реализующего вычисление зависимостии ".. +Х +X +... +X- +... +X -Z = P

3 j э сГ представленной в виде

Х2+ Х2+Х2+ + Х + +

2 3 ) " 5 Ы

7 где

2 3 2п 0=0 00...0

Х.=

» разрядные матрицы, представляющие собой разрядное иэображение чисел X j u

35 г соответственно при n " "3.

Запишем выражение (2) в развернутом виде для случая, когда п=З, и $=3 °

Каждый i-й разряд (i=1,2,. °,и)

50 искомого вектора чо определяется по выражению х(1»

) ч (г»

x. =

) 55

Х<

) Обозначим в выражении (3) векторы

047 4 и записанной в разрядной форме р ч р ч р ч рч ч

Х, Х + Х Х +... + Х Х +... + Х Х - Z d. = 0, 2 2 поясним на конкретном примере, разрядные векторы, представляющие со бой разрядные изображения чисел

Х, о,о;

4 где f » — значение переноса из старшего разряда вектора Х, определяемого на основании выражений

11150 (1-<} пРи (1-1)

-()-1)

-(1-1)

f 0+ 1 > gg y I ) f

v«) (t v(1J V()1 ч (1)

= )(+Х +...+Х )-2E г

К =(Х +2 Х «-Х +...+)(Д-ZE c ч(Ц f ч(» -1/ч (3) ч (3) ч(ЗД ч (1 1

1 2 ч(1) Гч(1-() -(i-фv(i) ч(» ч(1)П (i)

Х = Х +я X )(-..+)(Л-2Е

А --. )М ()- величина, принимающая значения когда i= 1, f =1, Х =0 =О. (a ) v(o)

При реализации вычислений в соот ветствии с (4) -(6) возможен также один из двух случаев. 20

Если при i-й реализации выражения (5) соответственно (4) оказалось, что сС = О, а при последующей реализации выражения (5) (т.е. i=i+1)значение переноса из старшего разряда в выра- р5 женин (5) вектора ч(1+1) v(i) -1/V (1+1) v(1+1) V (1+Ц

=Х +2 Х +Х +.. +Х

2 равно единице, то принимается, что d,= 1 ивычислительный процесс продол- З0 жается аналогично (4)-(6).

Если в результате i-го вычислителя по выражению о(= 1, а при последующем (i+1)-м вычислении по выражению (5) вектор 35

Ч(1ь() ч (i) -//Ч(1 )) ч (; 4) V (1 1)

=Х +2 Х +Х + ..+Х г

v больше или равен удвоенному вектору

Z, т.е. выполняется неравенство

40 то далее выражение (5) реализуется с удвоенным вектором Й, значение о(. считается равным нулю о(+"= О, а к

1+1 н1 45 значению о(1= 1 добавляется единица.

Фактически значение i-ro разряда о/ ч вектора о/ представляется в двоичной избыточной системе счисления, т.е. о(может принимать значения О, 1, 2.

В основу критерия выполнения второго случая или -й реализации выражений (4)-(6) положено следующее: о(, =1, и значение старшего разряда вектора

S(" ") также должно быть равно единице при равенстве единице старшего разряда вектора 1. При этом, если значение переноса со старшего раэря641)1 да вектора, равно единице, то ,ь1 принимаетсяоГ = О,М = 1, и вычислительный процесс продолжается в соответствии с (4)-(6) .

Работа устройства происходит следующим образом.

При подаче на входы 13 значений разрядов Z Z2,...,Z вектора K и на входы 14-16 соответственно раз2 окончания переходного процесса в устройстве на выходе n-ro сумматора цо выражению (5) образуется вектор

Х ", который поступает на второй сумматор 1, а на выходе переноса старшего разряда сумматора 1 и, соответственно, на выходе 17 образуется значение старшего разряда о(, искомого вектора о/, . Далее на вход ч второго сумматора 1 поступают векvz р х2 тОРы Х1 Я хз и Еб в Юотором цо выраженйю (5) образуется вектор

Х 2); а на выходе переноса старшего (2) О разряда его — нулевой или единичный сигнал, который в соответствии с (4)

М поступает на выход 17

Аналогично на входы третьего, второго и первого сумматоров 1 постуч(2). пают соответственно векторы Х

/ v

ЕВ(, при этом в соответствии с выражениями (4)-(6) на выходе переноса первого сумматора .1 и, соответственно, на выходе 17 образуется значение разряда искомого вектора a(.

Если на выходе 1?; значение d =0, а на выходе переноса старшего разряда последующего сумматора 1 образуется единичный сигнал, то он поступает ра,выход 17,, т.е. в этом случае

1о/=1. Если на выходе 17 образовался единичный сигнал о(= 1, а на выходе промежуточной суммы старшего разряда (i-1)-го сумматора 1 — также единичный сигнал, то в этом случае на соответствующем выходе 17„ образуется единичный сигнал,. благодаря которому выражение (5) в (i-1)-м сумматоре 1 реализуется с удвоенным вектором Z

При этом на выходе переноса старшего разряда (1-1)-го сумматора 1 образуется единичный сигнал, поступающий на выход 17 . Далее вычислительный процесс продолжается аналогично в соответствии с (4)-(6).

Использование дополнительных мат. Риц элементов И, а также новых связей между ними, позволяет, в отличие от известного устройства, в котором

АЯ

ВНИИПИ Заказ 7826 Тираж 698 Подписное

Филиал ШШ "Нат@ит" г.Ужгород, ул.Проектная, 4

У вычисляется только значение Х /Z, в предлагаемом устройстве вычислять частное от деления суммы квадратов

1115047 8 и-разрядных чисел на одно число за время, равное длительности переходного процесса в схеме.