Устройство фазовой синхронизации

 

УСТРОЙСТВО ФАЗОВОЙ СИНХРОНИЗАЦИИ , содержащее последовательно соединенные опорный генератор, формирователь импульсов, блок добавления-вычитания импульсов, делитель частоты, цифровой фазовый детектор, усредняющий блок и сумматор, причем второй вход цифрового фазового детектора и выход делителя частоты являются соответственно входом и выходом устройства, отличающееся тем, что, с целью повышение точности синхронизации и помехоустойчивости , введены последовательно соединенные регистр сдвига и дополнительный сумматор, а также инвертор, при этом выход знакового разряда регистра сдвига подсоединен непосредственно к управляющему входу блока добавления-ыычитания импульсов и через инвертор - к входу знакового разряда сумматора, выходы которого через дополнительный сумматор подсоединены к соответствуюО ) щим сигнальным входам регистра сдвига , а второй выход делителя частоты с подсоединен к объединенным тактовым входам регистра сдвига и блока добавления-вычитания импульсов.

СОЮЗ СОВЕТСКИХ

РЕСПУБЛИК

Ogl (11) зШ Н 04 L 7/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ к вто сномм свидеткльств г (21) 3516380/18-09 (22) 25.11.82 (46) 30.09.84. Бюл. 11 36 (72) А.P.Ïîïîâ (53) 621.394.662.2(088.8) (56) 1. Мартынов Е.И. Синхронизация в системах передачи дискретных сообщений. М., "Связь", 1972, с. 56,, рис. 3.11 °

2. Системы фазовой автоподстройки частоты с элементами дискритизации. Под ред. В.В.Шахгильдяна. М., "Связь", 1979, с. 152, рис.4.29 (прототип). (54) (57) УСТРОЙСТВО ФАЗОВОЙ СННХРОНИЗАЦИИ, содержащее последовательно соединенные опорный генератор, формирователь импульсов, блок добавления-вычитания импульсов, делитель частоты, цифровой фазовый детектор, усредняющий блок и сумматор, причем второй вход цифрового фазового детектора и выход делителя частоты являются соответственно входом и выходом устройства, о т л и ч а ю— щ е е с я тем, что, с целью повышение точности синхронизации и помехоустойчивости, введены носледовательно соединенные регистр сдвига и дополнительный сумматор, а также инвертор, при этом выход знакового разряда регистра сдвига подсоединен непосредственно к управляющему входу блока добавления-ыычитания импульсов и через инвертор — к входу знакового разряда сумматора, выходы которого через дополнительный Я сумматор подсоединены к соответствующим сигнальным входам регистра сдвига, а второй выход делителя частоты подсоединен к объединенным тактовым входам регистра сдвига и блока до- . Я бавления-вычитания импульсов.

1116545

Изобретение относится к технике электросвязи и может быть использовано для фазовой синхронизации в приемниках дискретной информации.

Известно устройство фаэовой 5 синхронизации, содержащее последовательно соединенные фазовый дискриминатор, первый усредняющий блок, второй усредняющий блок, астатическое звено регулирования, первый блок 1О добавления — вычитания импульсов, опорный генератор, второй блок добавления-вычитания импульсов и делитель частоты, выход, которого под. соединен к входу фазового дискрими- 1 натора, а первый и второй выходы первого усредняющего блока подсоединены соответственно к второму и третьему входам второго блока добавления — вычитания импульсов (1). 2О

Недостатком известного устройства фазовой синхронизации являются низкие точность синхронизации и помехоустойчивость.

Наиболее близким к предлагаемому2Б является устройство фаэовой синхронизации, содержащее последовательно соединенные опорный генератор, формирователь импульсов, блок добавления-, вычитаиияимпульсов, делитель частоты 3О цифровой фазовый детектор, усредняющий блок.и сумматор, причем второй вход цифрового фазового детектора и выход делителя частоты являются соответственно входом и выходом устройства, первый и второй выходы цифрового фазового детектора через цифровой интегратор и сумматор подсоединены соответственно .к второму и третьему входам блока добавления- 4О вычитания импульсов, а дополнительный вход цифрового интегратора подключен к дополнительному выходу опорного генератора (2).

Недостатком известного устройства, фазовой синхронизации являются низкие точность синхронизации и помехоустойчивость.

Цель изобретения — повышение точности синхронизации и помехоустой50 чивости

Поставленная цель достигается тем, что в устройство фазовой синхронизации, содержащее последовательно соединенные опорный генератор, фор- Б5 мирователь импульсов, блок добавления-вычитания импульсов, делитель частоты, цифровой фазовый детектор, усредняющий блок и сумматор, причем второй вход цифрового фазового детектора и выход делителя частоты являются соответственно входом и выходом устройства, введены последовательно соединенные регистр сдвига и дополнительный сумматор, а также инвертор, при этом выход знакового разряда регистра сдвига подсоединен непосредственно к управляющему входу блока добавления-вычитания импульсов и через инвертор — к входу знакового разряда сумматора, выходы которого через дополнительный сумматор подсоединены к соответствующим сигнальным входам регистра сдвига, а второй выход. делителя частоты подсоединен к объединенным тактовым входам регистра сдвига и блока добавления-вычитания импульсов.

На чертеже приведена структурная электрическая схема устройства фазовой синхронизации.

Устройство Фазовой синхронизации содержит цифровой фазовый детектор 1, инвертор 2, усредняющий блок 3, делитель 4 частоты, сумматор 5, блок

6 добавления-вычитания импульсов, дополнительный сумматор 7, регистр сдвига 8, формирователь 9 импульсов и опорный генератор 10.

Устройство фазовой синхронизации работает следующим образом.

На второй вход цифрового фазового детектора I поступает входной сигнал,. подверженный действию помех, а на первый вход цифрового фахового детектора 1 — последовательность импульсов с выхода делителя 4 частотьг.

В зависимости от фазового сдвига импульсов делителя 4 частоты и входного сигнала на выходе цифрового фазового детектора 1 формируется код, абсолютная величина и знак которого соответствуют значению фазового рассогласования входного и выходного сигналов. Если фазовое рассогласование отсутствует, то с выхода цифрового фазового детектора 1 на вход усредняющего блока 3 поступает нулевой код. Усредняющий блок 3 предназначен для уменьшения действия помех на точность подстройки фазы, а также для получения требуемых . динамических характеристик. С выхода усредняющего блока 3 на входы сумматора 5 поступает код U, соответствующий значению фазового рассогласования. На вход знакового разряда

545

Составитель В.Орлов

Редактор Н.Киштулинец Техред Л.Мнкеш Корректор В.Бутяга

Заказ 6946/44 Тираж 634 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1.13035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная. 4

3 сумматора 5 поступает прямой или дополнительный код постоянного числа С в зависимости от знака числа, хранящегося в регистре 8.

При поступлении прямого кода

5 числа С происходит его сложение с кодом U усредняющего блока 3, а при поступлении дополнительного кода число С вычитается из U . В дополнительном сумматоре 7 код, хранящийся в 10 регистре 8, складывается с выходным кодом сумматора 5. На тактовый вход регистра 8 поступают импульсы с выхода делителя 4 частоты. С приходом тактового импульса выходной код дополнительного сумматора 7 переписывается в регистр 8. Знаковый разряд регистра 8 соединен с управляющим входом блока 6 добавления-вычитания импульсов. В зависимости от знака числа, хранящегося в регистре 8, в момент прихода тактового импульса блок 6 добавления-вычитания вводит дополнительный или стирает

Один из импульсОв в импульснОй пО 5 следовательности на входе блока делиуеля 4 частоты. При этом фаза выходного сигнала изменяется соответственно на величину + 23 /N, где N— коэффициент деления делителя частоты, l

Если с выхода усредняющего блока 3 снимается нулевой код, число С через умматор 5 поступает на входы дополнительного сумматора 7 без изменения. Так как код числа С имеет знак, противоположный числу, хранящемуся

35 в регистре 8, то после суммирования в каждом такте изменяется знак числа, хранящегося в регистре 8. Количество положительных и отрицательных подстроек совпадаег, а частота выходного сигнала равна среднему значению. Ес1 ли код U больше нуля (меньше нуля), константа (., компенсирующая рост абсолютной величины числа в регистре

8, вызванный суммированием (вычитанием) кода 0; вычитается (добавляется) с частотой, пропорциональной коду 0 . При этом разность между числом положительных и отрицательных подстроек определяется величиной и знаком кода 0 .

Наличие начальной расстройки по частоте между входным и выходным сигналами увеличивает количество значений фазового рассогласования одно1 .го знака, снимаемых с выхода цифрового фазового детектора 1. Код 0 усредняющего блока 3 изменяется, пока приращение частоты выходного сигнала не скомпенсирует частотную расстройку до остаточной величины, определяемой единицей приращения кода О

В предлагаемом устройстве фазовой синхронизации из-за уменьшения начальной расстройки по частоте обеспечивается возможность уменьшения шага коррекции фазы (или соответственно увеличения числа усредняемых значений фазового рассогласования), в результате чего по сравнению с известным устройством фаэовой синхронизации повышаются точность синхронизации и помехоустойчивость..