Устройство для вычисления логических выражений @ переменных

 

УСТРОЙСТВО.ДЛЯ ВЫЧИСЛЕНИЯ ;ЛОГИЧЕСКИХ ВЫРАЖЕНИЙ л ПЕРЕМЕННЫХ, содержащее m блоков памяти ( tn - количество реализуемых устройством выражений), первый и второй дешифраторы , входы которых соединены соответственно с первой и второй группами входов устройства, о т л ичающееся тем, что, с целью сокращения аппаратурных затрат, в него введены m групп элементов ИЛИ и m коммутаторов, причем адресные входы i-ro блока памяти ( t 1, .. ..., m) соединены с выходами соответствующих элементов ИЛИ i-й группы , входы которых соединены с выходами первого дешифратора, значения которых соответствуют одинаковым значениям данного выражения от (ft-к) переменных ( 1 - количество входов первой группы устройства), § выходы . i-ro блока памяти соединены с информационными входами i-ro ком (Л мутатора, управляющие входы коммутаторов соединены с выходами второго дешифратора, выходы коммутаторов являются выходами устройства. §

ССЮЭ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (192 (112

З @12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ/ -" г, ср,.

Н АВТОРСКОМ У СВИДЕТЕЛЬСТВУ к, Х2 к ка-к к K+2

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3599589/24-24 (22) 03.06.83 (46) 15.10.84. Бюл. Ф 38 (72) В.А. Бобков, В.А. Мищенко и В.Д. Козюминский (53) 681 325(088.8) (56) 1. Авторское свидетельство СССР

Р 962918, кл. G 06 F 7/00, 1982.

2. Авторское свидетельство СССР

У 911507, кл. С 06 F 7/00, 1982.

3. Березенко A.È. и др. Микропро.цессорные комплекты повышенного быстродействия", М., "Радио и связь", 1981, с. 157, рис. 73 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ . ЛОГИЧЕСКИХ ВЫРАЖЕНИЙ tl ПЕРЕМЕННЫХ, содержащее rn блоков памяти (— количество реализуемых устройством выражений), первый и второй дешифраторы, входы которых соединены соответственно с первой и второй группами входов устройства, о т л ич а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, в него введены rn групп элементов ИЛИ и m коммутаторов, причем адресные входы i-го блока памяти (i = 1, ..., m ) соединены с выходами соответствующих элементов ИЛИ 1-й группы, входы которых соединены с выходами первого дешифратора, значения которых соответствуют одинаковым значениям данного выражения от (n -к) переменных (k — количество входов первой группы устройства), выходы .i-ro блока памяти соединены с информационными входами i-ro коммутатора, управляющие входы коммутаторов соединены с выходами второго дешифратора, выходы коммутаторов являются выходами устройства.

1 11190

Изобретение относится к вычисли" тельной технике и предназначено для реализации систем логических функций, описывающих работу комбинационных узлов различных цифровых

5 устройств.

Известно устройство для вычисления логических выражений, содержащее универсальный логический модуль, блок памяти и коммутатор 2

3( k каналов, которые подключены к 2 выходам блока памяти, вход записи которого подключен к выходу универсального логического модуля, Это устройство позволяет реализовать ,любые логические функции и переменных за 2 " тактов работы (1 ).

Недостаток устройства — низкое быстродействие.

Известно также устройство, содержащее первый дешифратор íà и -к входов, второй дешифратор на k входов и коммутатор 2" каналов, информационные входы которого подключены к выходам дешифраторов, а управляющие входы — к управляющим входам устройства. Данное устройство реализует любые логические функции и переменных. Для реализации систем из логических выражений требу30 ется о таких устройств 2 1 .:.

Однако данное устройство сложно.

Наиболее близким по технической сущности к изобретению является устройство, содержащее адресный фор- 5 мирователь, входные дешифраторы, блок памяти, выходные дешифраторы и усилители считывания . Устройство позволяет реализовать систему логических функций (3 ).

Недостаток устройства — аппаратная избыточность.

Цель изобретения — сокращение аппаратурных затрат.

Для достижения поставленной цели в устройство для вычисления логических выражений и переменных, со" .держащее в блоков памяти (w — количество реализуемых устройством выражений), первый и второй дешифраторы, входы которых соединены соответственно с первой и второй группами входов устройства, введены

Ф групп элементов ИЛИ и п коммутаторов, причем адресные входы -го блока памяти (i " 1, ..., м ) соединены с выходами соответствующих элементов ИЛИ i-й группы, входы

04 2 которых соединены с выходами первого дешифратора, значения которых соответствуют одинаковым значениям данного выражения от (h- k) переменных (Ъ вЂ” количество входов первой группы устройства), выходы 1-ro блока памяти соединены с информационными входами i — го коммутатора, управляющие входы коммутаторов соединены с выходами второго дешифратора, выходы коммутаторов являются выходами устройства.

Такое построение устройства позволяет реализовать в нем любую систему m логических функций п переменных, при этом обеспечивается уменьшение сложности схемы устройства по сравнению с известными аналогичными устройствами.

На черч.еже изображена структур ная схема устройства для вычисления логических выражений,п переменных.

Структурная схема устройства содержит первый дешифратор 1, второй дешифратор 2, п групп элементов ИЛИ 3 — 3, к блоков памяти

4 — 4,„, с коммутаторов 5„- 5„,.

В схеме устройства входы дешифратора 1 подключены к информационным входам логических переменных Х

Х „ < устройства, а входы дешифратора 2 — к информационным входам ло" гических переменных Х „ — Х уст.ь-%

n" 1<+ а ройства. 2 выходов дешифратора

1 подключены ко входам элементов

ИЛИ групп элементов ИЛИ 3, — 3 п выходы которых подключены к соответствующим адресных шинам блоков памяти 41 — 4 „ соответственно, 2" информационных выходов каждого блока памяти 41 — 4„, подключены к 21 информационным входам коммутаторов

5„ — 5„, соответственно. Одноименные управляющие входы коммутаторов

5„ — 5 объединены и подключены к соответствующим 2 выходам дешифратора 2. Выходы коммутаторов 5„ — 5 являются выходами сигналов у - у

1 tTl устройства.

Работу устройства рассмотрим на примере реализации системы двух логических функций четырех переменных, заданных таблицей истинности

1119004 4

Х„Х Х Х

1 2

0 0 0 0 0 0

0 0 0 1 0 1

0 0 1 0 0 1

0 0 1 1 1 0

0 1 0 0 0

0 1 0 1 1 0

0 1 1 0 1 0

0 1 1 1 1 t

I 0 0 0 0 1

0 0 1 1 0

1 0 1 0 1 0

1 0 1 1 1 1

1 1 0 0 1 0

1 1 0 1 1 1

1 1 0

1 1 t 1 0 0

Для рассматриваемого примера 1 = 4, м = 2. Выберем ic = 2,, тогда переменные Х„ и Х2 будут подаваться на входы дешифратора 1, а переменные Хз, Х4 — на ВХОДЫ Дешифратора 2.

В блок памяти 4 записываются значения функции у : по адресу

1 двоичный код 0001; по адресу 2—

0111, по адресу 3 - 0111, по адресу 4 — 1110; т.е. по j --oMy адресу записываются значения функции, соответствующие 1 -ому набору переменных, подаваемых на входы дешифратора 1. Аналогичньпч образом, в блок памяти 4 записываются соответствующие значения функции у

Дешифратор 1 есть по существу дешифратор адреса блока памяти. Ес" ли число адресных шин блока памяти

Е = 2, то каждому выходу дешифh-1c ратора 1 соответствует только одна адресная шина. В рассматриваемом примере Е = 4, что равно числу выходов дешифратора t. В этом случае элементы ИЛИ имеют по одному входу.

Причем входы первых элементов ИЛИ групп элементов ИЛИ 3 я 3 . подключены к первому выходу дешифратора 1, входы вторых элементов ИЛИ групп элементов ИЛИ 3„ и 32 подключены

1О

55 ко второму выходу дешнфратора 1

И Теда

Пусть, например, необходимо определить значения у и у для набо2 ра переменных х1 х х х 0100

3 (х «х х+ 0 Х f) ° В этом случае только на втором выходе дешифратора 1 появится сигнал, ко торый через вторые элементы ИЛИ. групп элементов ИЛИ 3 и 3 поступит

Ф на вторые адресные шины блоков па,мяти 41 и 4 . В-результате с бло1 ка памяти 4, будет считан код 01 11, а из блока йамяти 4 — код 1901.

Эти коды поступают соответственно на коммутаторы 5 и 5 . Так как х = х+ = О, то будет сигнал только на первом выходе дешифратора 2, этот сигнал откроет первые элементы И коммутаторов 5 и 5 . В реэуль2 тате на выходе устройства будут получены значения выходных сигналов у„ = О, у = 1, что соответствует таблице истинности заданных функций.

Предложенная конструкция устройства позволяет уменьшать число адресных шин Е блоков памяти путем исключения из ячеек блоков памяти повторяющихся кодовых комбинаций.

Так, для рассматриваемого примера можно в первый блок памяти 41 занести коды: по адресу 1 — код

0001, по адресу 2 — код 0111, по адресу 3 — код 1110. Так как код 0111 должен выбираться из блока памяти при наборах 01 и 10 сигналов х„ и х, то входы второго элемента ИЛИ группы элементов ИЛИ 3, подключаются к второму и третьему. выходам дешифратора 1. Аналогичным образом для второго блока памяти 4> по первому адресу заносится код Оtt0, а по второму адресу — код 100t, причем входы первого элемента ИЛИ группы элементов 3 подключаются к первому и четвертому выходам дешифратора 1, а входы второго элемента ИЛИ группы элементов 3 — к второму и третьему выходам дешифратора 1. В результате общая емкость блоков памяти сокращается с 32 бит до 20 бит.

В качестве базового объекта для сравнения с предлагаемым устройством можно выбрать конструкцию из мультиплексоров, серийно выпускаемых промышленностью. При этом один мультиплексор иа 1 управляющих входов позволяет реализовать любую

t 1 19004 ш 1 ш 16 и 4 и 8 n 16 и = 4 п 8 n = 16

Устройство

Предлагаемое без сокращения

4672 1060240

76 744 136720 468 с сокращением

2640 270760

74 680 127064 328

144 2112 528384 1040

86 2318 604622 688

Прототип

Базовое

16448 4198400

18544 4836976

Составитель А. Федоров

Редактор Т. Парфенова ТехредЛ.Мартяшова Корректор О. Биляк

Заказ 7454/36 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 логическую функцию .h = n + 1 переменных.

В таблице представлены рассчитанные значения сложности для предлагаемого устройства, устройства-прототипа и базового объекта.

Таким образом, конструкция предлагаемого устройства обеспечивает значительную экономию оборудова ния по сравнению как с устройством-прототипом, так и по сравнению с базовым обьектом. При5 чам с увеличением числа переменных и числа логических выражений процент оборудования увеличивается..