Устройство для умножения двоичных чисел в дополнительных кодах

 

УСТРОЙСТВО ДЛЯ УМН05ЧЕНИЯ ДВОИЧНЫХ ЧИСЕЛ В ДОПОЛНИТЕЛЬНЫХ КО ,ТАХ, содержащее регистр множимого, сдвиговый регистр множителя, трехвходовой сумматор, регистр поразрядных сумм, дешифратор циФр множителя, первый и второй триггеры,первую, вторую и третью группы элементов И, группу элементов ИЛИ, причем выходы первого и второго разрядов сдвигового регистра множителя соединены с первым и вторым входами дешифратора цифр множителя, первый, второй и третий выходы которого соединены с первыми входами элементов И первой, второй и третьей групп соответственно , четвертый выход дешифратора цифр множителя через первый триггер соединен с третьим входом дешифратора цифр множителя, вторые входы элементов if первой группы соединены соответственно с прямыми выходами регист ра множимого, вторые входы элементов И второй группы соединены соответственно с прямыми выходами регистра множимого со сдвигом на один разряд влево, вторые входы, элементов И третьей группы соединены соответственно с инверсными выходят регистра множимого, вькоды элементов И первой, второй и третьей групп соединены с входами соответствующих элементов ИЛИ группы, выходы которых соединены с соответствующими входными разрядами первого входа сумматора, первый выход которого соединен с разрядными входами регистра поразрядных сумм, выход регистра поразрядных сумм соединен с соответствующими разрядами второго входа сумматора со сдвигом вправо на два разряда, отличающееся тем, что, с целью упрощения устройства, пятьй выход дешифратора цифр множителя через второй триггер соединен с четвертым входом дешифратора цифр множителя, выход нулевого разряда сдвигового регистра СО множителя соединен с пятым входом дешифратора цифр множителя, третий о о выход которого соединен с третьим входом сумматора, выходы двух первых СХ) младших разрядов сумматора соединены соответственно с входами первого и второго знаковых разрядов сдвигового регистра множителя, выход второго триггера соединен с входом установки в ноль первого триггера.

СОЮЗ СОВЕТСКИХ

Ц

РЕСПУБЛИК (19) (11) 00 А

Зав O

»

ОПИСАНИЕ ИЗОБРЕТЕНИЯ / "

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

fl0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (?1) 3603858/24-24 (22) 16.П6.83 (46) 15.10.84. Бюл. Р 38 (72) A.А.Драбкин, А.В.Евдокимов, В.П.Жариков, Л.В.Каплан, Л.Э.Крейндлин и Б.И.Ромашов (53) 681.325(Г88.8) (56) 1. Авторское свидетельство СССР

У 487386, кл. C 06 7/52, 1975.

2. Авторское свидетельство СССР

Р 813420, кл. Ct 06 F 7/52, 1981 (прототип). (54)(57) YCTPOAGTBo Для Л1НОЖЕНия

ДВОИЧНА ЧИСЕЛ В ДОПОЛНИТЕЛЬНЬЖ КОДАХ, содержащее регистр множимого, сдвиговый регистр множителя, трехвходовой сумматор, регистр поразрядных сумм, дешифратор цифр множителя, первый и второй триггеры, первую, вторую и третью группы элементов И, группу элементов ИЛИ, причем выходы первого и второго разрядов сдвигового регистра множителя соединены с первым и вторым входами дешифратора цифр множителя, первый, второй и третий выходы которого соединены с первыми входами элементов И первой, второй и третьей групп соответственно, четвертый выход дешифратора цифр множителя через первьпе триггер соединен с третьим входом дешифратора цифр множителя, вторые входы элементов и первой группы соединены соответственно с прямыми выходами регист ра множимого, вторые входы элементов

И второй группы соединены соответственно с прямыми выходами регистра множимого со сдвигом на один разряд влево, вторые входы. элементов И третьей группы соединены соответственно с инверсными выходами регистра множимого, выходы элементов И первой, второй и третьей групп соединены с входами соответствующих элементов

ИЛИ группы, выходы которых соединены с соответствующими входными разрядами первого входа сумматора, первый выход которого соединен с разрядными входами регистра поразрядных сумм, выход регистра поразрядных сумм соединен с соответствующими разрядами второго входа сумматора со сдвигом вправо на два разряда, о т л и ч а— ю щ е е с я тем, что, с целью упрощения устройства, пятый выход дешифратора цифр множителя через второй триггер соединен с четвертым входом дешифратора цифр множителя, выход нулевого разряда сдвигового регистра множителя соединен с пятым входом дешифратора цифр множителя, третий выход которого соединен с третьим входом сумматора, выходы двух первых младших разрядов сумматора соединены соответственно с входами первого и второго знаковых разрядов сдвигового регистра множителя, выход второго триггера соединен с входом установки в ноль первого триггера.

1 1119008 2

Изобретение относится к вычисли- запоминания единицы тельной технике и может быть исполь- кода и вторые входы завано в арифметических устройствах рой группы соединень ЗВМ. выходом дешифратора

Известно устройство для умножения выход триггера запо двоичных чисел в дополнительных ко- дополнительного код дах,, содержащее регистры множителя, младшим разрядом пер множимого и результата, дешифратор, полнительного суммат сумматор, элементы И 1). шего разряда регистр

Недостаток данного устройства — .1О переносов соединен с невысокая точность вычисления. дом пе ваго вхо а о

Наиболее близким по технической сущности к изобретению является устройство для умножения двоичных чисел в дополнительных кодах, содержащее регистр множимого, сдвиговый регистр множителя, трехвкодовой сумматор, регистр поразрядных сумм, регистр порязрядных переносов, дешифратор цифр множителя, триггер запоминания результата дешифрации, три группы элементов И, группу элементов ИЛИ, триггер запоминания единицы дополнительного кода, триггер запоминания переноса и дополнительный сумматор, причем выходы двух младших разрядов сдвигового регистра множителя соединены с первым и вторым входами дешифРатора цифр множителя, первый и второй выходы которого соединены с пер1 выми входами элементов И первой и, второй групп соответственно, третий выход дешифратора цифр множителя через триггер запоминания результатов дешифрации соединен с третьим вкадом З5 дешифратора цифр множителя, вторые входы элементов И первой группы соединены с прямыми выходами соответствующих разрядов регистра множимого, первые входы элементов И третьей 4О группы соединены с инверсными выходами соответствующих разрядов регистра множимого, вторые входы элементов

И второй группы срединены со сдвигом влево на один разряд с прямыми выхо- 45 дами разрядов регистра множимого, выходы элементов И первой, второй и третьей групп соединены с входами соответствующих элементов ИЛИ группы, выходы которых соединены с входами соответствующих разрядов первого входа сумматора, первый и второй выходы сумматора соединены с входами регист; ,ра поразрядных сумм и регистра параз рядных переносов соответственно, вы- 55 коды которых соединены соответственно с вторым и третьим входами сумматора, установочный вход триггера дополнительного элементов И вто с четвертым цифр множителя, минания единицы. а соединен с ваго входа доора, выход млада поразрядных о старшим разряP д д полнительного сумматора, выход младшего разряда поразрядных переносов соединен со старшим разрядом первого входа дополнительного сумматора, разряды второго входа дополнительного сумматора соединены с выходами дополнительных разрядов регистра поразрядных сумм, входы которых соединены с выкодами разрядов дополнительного сумматора, выход переноса дополнительного сумматора через триггер запоминания переноса соединен с третьим входом дополнительного сумматора $2).

Недостатком данного устройства является большой объем оборудования.

Цель изобретения — упрощение устройства.

Поставленная цель достигается тем, что в устройстве для умножения двоичных чисел в дополнительных кодах, содержащем регистр множимого, сдвиговый регистр множителя, трехвходовой сумматор, регистр поразрядных сумм, дешифратор цифр множителя, первый и второй триггеры, первую, вторую и третью группы элементов И, группу элементов ИЛИ, причем выходы первого и второго разрядов сдвигового регистра множителя соединены с первым и вторым входами дешифратора цифр множителя, первый, второй и третий выходы которого соединены с первыми входами элементов И первой, второй и третьей групп соответственно, четвертый выход дешифратора цифр множителя через первый триггер соединен с третьим входом дешифратора цифр множителя, вторые входы элементов И первой группы соединены соответственно с прямыми выходами регистра множимога, вторые входы элементов

И второй группы соединены соответственно с прямыми выходами регистра мнажимого со сдвигам на один разряд влево, вторые входы элементов И третьей группы соединены соответственно с инверсными выходами регистра множимого, выходы элементов И первой, элементов ИЛИ 11 группы, выходы которых соединены с соответствующими входными разрядами первого входа сумматора 3, первый выход которого соединен соответственно с разрядными входами регистра 4 поразрядных сумм, выход регистра 4 поразрядных сумм соединен с соответствующими разрядами второго входа сумматора 3 со сдвигом вправо на два разряд-., пятый выход дешифратора 5 цифр множителя через триггер 7 соединен с четвертым входом дешифратора 5 цифр множителя, выход нулевого разряда сдвигового регистра 2 множителя соединен с пятым входом дешифратора 5 цифр множителя, третий выход которого соединен с третьим входом сумматора 3, выходы двух первых младших разрядов сумматора 3 соединены соответственно с входами первого и второго знаковых разрядов сдвигового регистра 2 множителя, "выход триггера 7 соединен с входом установки в ноль триггера 6.

Устройство работает следующим образом.

Перед выполнением умножителя в регистре 1 множимого хранится множимое, представленное в дополнительном коде с и -разрядной мантиссой и одним знаковым разрядом, а в сдвиговом регистре 2 множителя хранится и младших разрядов множителя, представленного в дополнительном коде с 2нразрядной мантиссой и двумя знаковыми разрядами. Регистр 4 поразрядных сумм обнулен.

В каждом такте умножения в дешифраторе 5 анализируются первый и второй младшие разряды регистра 2 и значение триггера 7, которое в исходном положении равно нулю. При нулевых значениях второго разряда регистра 2 и триггера 7 и единичном значении первого разряда регистра 2, а также при единичном значении триггера 7 и нулевых значениях первого и второго разрядов регистра 2 дешифратора 5 формирует управляюций сигнал на выходе 13 и нулевое значение на вход триггера 7. При единичных значениях первого.и второго разрядов регистра 2 и нулевом значении триггера 7, а такде при нулевом значении первого разряда регистра 2 и единич" ных значениях второго разряда регистра " и триггера 7 дешифратор 5 формирует управляюций сигнал на выходе

14 и единичное значение на вход

Э 1119008 4 второй и третьей групп соединены с входами соответствующих элементов

ИЛИ группы, выходы которых соединены с соответствуюцими входными разрядами первого входа сумматора, первый выход которого соединен с разряд5 ными входами регистра поразрядных сумм, выход регистра поразрядных сумм соединен с соответствующими разрядами второго входа сумматора со сдвигом вправо на два разряда, пятый выход дешифратора цифр множителя через второй триггер соединен с четвертым входом дешифратора цифр множителя, выход нулевого разряда сдвигово15 го регистра множителя соединен с пять1мвходом дешифратора цифр множителя, третий выход которого соединен с третьим входом сумматора, выходы двух первых младших разрядов сумма20 тора соединены соответственно с входами первого и второго знаковых разрядов сдвигового регистра множителя, выход второго триггера соединен. с входом установки в ноль первого триг25 гера.

Функциональная схема устройства для умножения двоичных чисел в дополнительных кодах представлена на чертеже.

Устройство содержит регистр 1 множимого, сдвиговый регистр 2 множителя, трехвходовой. сумматор 3, регистр 4 поразрядных сумм, дешифратор

5 цифр множителя, триггеры 6 и 7, первую, вторую и третью группы элементов И 8 — 10 и группу элементов ..

ИЛИ 11, причем выходы первого и второго разрядов сдвигового регистра 2 множителя соединены с первым и вторым входами дешифратора 5 цифр мно- 40 жителя, первьпЪ, второй и третий выходы которого соединены с первыми входами элементов И 8-10 групп соответственно, четвертый выход 12, дешифратора 5 цифр множителя через 45 триггер 6 соединен с третьим входом дешифратора 5 цифр множителя, вторые входы элементов И 8 групп соединены соответственно с прямыми выходами регистра 1 множимого, вторые входы элементов И 9 группы соединены соответственно с прямыми выходами регистра 1 множимого со сдвигом на один разряд влево, вторые входы элементов

И 10 группы соединены соответственно 55 с инверсными выходами регистра f множимого, выходы элементов И 8-10 групп соединены с соответствующими входами

1119ПЦ8 триггера 7. При единичном значении второго разряда регистра 2 и нулевых значениях первого разряда регистра

2 и триггера 7, а также при единичных значениях первого разряда регистра 2 и триггера 7 и нулевом значении второго разряд,а регистра 2 дешифратор 5 формирует управляющий сигнал на выходе 15 и нулевое значение на вход триггера 7. При нулевых значе- 10 ниях первого и второго разрядов регистра 2 и триггера 7 дешифратор 5 формирует нулевое значение на вход триггера 7. При единичных значениях первого и второго разрядов регистра 15

2 и триггера 7 дешифратор 5 формирует единичное значение на вход триггера 7.

При сформированном управляющем сигнале на выходе 13 дешифратора 5 20 разрешается прохождение прямого значения множимого на вход сумматора 3.

При сформированном управляющем сигнале на выходе 14 дешифратора 5 разрешается прохождение инверсного зна- 25 чения множимого на вход сумматора 3, одновременно единичное значение поступает на вход переноса младшего разряда сумматора 3. При сформированном управляющем сигнале на выходе 15 З0 дешифратора 5 разрешается прохождение прямого значения множимого на вход сумматора 3 со сдвигом на один разряд влево. При отсутствии управляющих сигналов на выходах 13-15 де35 шифратора 5 на вход сумматора 3 прохождение множимого не разрешается, что соответствует подаче на вход сумматора 3 нулевого значения. На другой вход сумматора 3 подается эна-40 чение регистра 4 со сдвигом на два разряда вправо. В сумматоре 3 производится поразрядное суммирование преобразованного множимого, содержимого регистра 4, сдвинутого на два 45 разряда вправо, и значения, сформированного дешифратором 5 и поданного на вход переноса младшего разряда сумматора 3. В результате суммирования на выходе сумматора 3 в каждом 50 разряде формируется значение суммы с учетом сквозного переноса, которое к началу второго такта записывается поразрядно в регистр 4. Значение регистра 2 сдвигается на два разряда вправо, так что значение третьего разряда передается на второй разряд и т.д. Значение первого и второго разрядов регистра 4 заносится соответственно в ь -й и (и - 1)-й разряды регистра 2. В триггер 7 заносится значение, сформированное дешифратором 5.

Ro втором такте цикл формирования промежуточного результата повторяется. Количество однотипных тактов формирования промежуточных результа(— 1) (о — 1) тов В, + 1)-м такте и --й разряд регистра 2 переписывается в нулевой разряд регистра

2. Значение триггера 7 передается на вход триггера 6. Во все разряды регистра 2 из внешнего устройства заносится старшая часть мантиссы (n разI рядов) и знак (два разряда) множите+ 3 ля. В следующих

2 тактах происходит формирование промежуточных результатов аналогично первым n — 1 тактам, но в дешифраторе 5 вместо значений первого и второго разрядов регистра 2 анализируются значения нулевого и первого разрядов регистра

2 соответственно, вместо значения триггера 7 анализируется значение триггера 6, дешифратор 5 формирует значение на вход триггера 6. В результате умножения произведение формируется в регистре 4 (старшие разрядов и знак) и в регистре 2 (младшие и разрядов).

Таким образом, устройство позволяет умножать и --разрядное множимое (для и нечетных) на 2 -разрядный множитель с вычислением 2п-разрядного произведения, используя при этом уменьшенное по сравнению с известньи устройством количество оборудования.

1119008

Составитель В.Гусев

Редактор М.Циткина Техред О.Неце Корректор М.Леонтюк

Заказ 7454/36 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4