Устройство для разложения цифровых сигналов по уолшо- подобным базисам

 

УСТРОЙСТВО ДЛЯ РАЗЛОЖЕНИЯ ЦИФРОВЫХ СИГНА.10В ПО УОЛШО-ПОДОБНЫМ БАЗИСАМ, содержащее t; +1 вычислительных блоков и блок синхронизации, г-я ( 0,Vi) группа выходов которого соединена с группой управляющих входов 1-го вычислительного,блока, причем информационньй выход г-го (i 0,К-1) вычислительного блока подключен к информационному входу (т. + 1)-го вычислительного блока, информационный вход i-ro () вычислительного блока является информационным входом устройства, а информационный выход К-го вычислительного блока является информационным выходом устройства, отличающееся тем, что, с целью расширения области применения за счет.обработки сигналов, за .данных ,..., ITIt отсчетами , г-й () вычислительный блок содержит 2 гп( арифметических узлов, 2гп;-1 сдвиговых регистров с разрядностью NTH (где п - разрядность операндов) каждый г вьгходной коммутатор , причем -и

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

09) (!!) А

3 1 С 06 F 15/332

5 г1)ЮВГЬЯ

13., .,": ",„,,13

Фмбйй@Мм

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСНОМЪГ.СВИДЕТЕЛЬСТВМ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3585756/18-24 (22) 26. 04. 83 (46) 15.08. 84. Бюл. В 30 (72) А.К.Матевосян (7 1) ВЦ АН АрмССР и Ереванского государственного университета (53) 68!.32(088.8) (56) 1. Патент США !! 3792355, кл. Н 04 F 3у 18, опублик. 1974.

2. Авторское свидетельство СССР

В 555404, кл. G 06 F 15/332, 1975 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ РАЗЛОЖЕНИЯ

ЦИФРОВЫХ СИГНА 10В ПО УОЛШО-ПОДОБНЫМ

БАЗИСАМ,. содержащее 1; +1 вычислительных блоков и блок синхронизации, i-я (О,К) группа выходов которого соединена .с группой управляющих входов i,-го вычислительного, блока, причем информационный выход i-ro (i=

О,К-1) вычислительного блока подключен к информационному входу (+1)-го вычислительного блока, информационный вход -го (ъ=0) вычислительного блока является информационным входом устройства, а информационный выход

K-ro вычислительного блока является информационным выходом устройства, о т л и ч а ю щ е е. с я тем, что, с целью расширения области применения за счет. обработки сигналов, за.данных N =2 Е„ р1,..., щ» отсчетами, -й (!= 1,1:.) вычислительный блок содержит 2 и < арифметических узлов, 2 п;-1 сдвиговых регистров с разрядностью 8 ц lh (где и - разрядность операндов) каждый выходной коммутатор, причем 1-й (g"-1, 2ä„) арифметический узел содержит узел памяти; сумматор-вычитатель, сдвиговый регистр с разрядностью М 1.ц и комму1 татор, первый выход которого подключен к первому входу сумматора-вычитателя, выход которого соединен с информационным входом сдвигового регистра, выходы разрядов которого подключены соответственно ко входам коммутатора, информационный выход узла памяти соединен с информационным входом узла памяти и управляющим входом сумматора-вычитателя, второй выход коммутатора первого арифметического узла соединен с первым входом выходного коммутатора, j -й (=

2,2rII ) вход которого подключен к информационному выходу ()-1)-го сдвигового регистра, информационный вход которого соединен со вторым выходом коммутатора j -го арифметического узла, вторые входы сумматоров-вычитателей 2п1 арифметических узлов объединены и являются информационным входом ъ-ro вычислительного блока, управляющие входы узлов памяти 2ча арифметических узлов объединены и являются первым управляющим входом группы ъ-ro вычислительного блока, управляющие входы коммутаторов 2 w арифметических узлов объединены и являются вторым управляющим входом группы i-ro вычислительного блока, управляющий вход выходного коммутатора является третьим управляющим входом группы t-го вычислительного .блока, тактовый вход j-го (j= 1,2тИ1-1) сдвигового регистра является, (j+3)-è управляющим входом группы

Ъ-го вычислительного блока, а выход выходного коммутатора является информационным выходом I.-ro вычислительного блока.

1108461

Недостатком этого устройства является невозможность его применения для разложения цифровых сигналов, заданных не N=2 отсчетами.

55!

Изобретение относится к вычислнтельК ной технике и может быть использовано для построения устройств цифровой фильтрации, помехоустойчивого кодирования и сокращения избыточности, основанных на алгоритме быстрого разложения по Уолшо-подобному базису цифровых сигналов, заданных И =2 и » чЮ ..., п1 отсчетами, где ш; — четные натуральные числа. 10

Известно устройство, выполняющее разложение цифровых сигналов, заданных N=2 отсчетами, по базисной системе функций Уолша. Это устройство реализует разложение цифрового сигнала 15 по системе функции Уолша с прореживанием по времени. Устройство содержит блок управления и и последовательно соединенных каналов каждый из которых содержит два блока задерж-20 ки, арифметический блок и переключатель управляющий вход арифметического блока и переключателя подключены к соответствующему выходу блока уп- равления, а вход устройства подклю- 25 чен к входу первого блока задержки и к первому входу арифметического блока первого канала. Вход первого блока задержки и первый вход арифметического блока каждого канала под- gp ключен к выходу предыдущего канала, Первый выход арифметического блока, на который поступают суммарные сигналы от входа и выхода первого блока задержки, через первый информаци-, онный вход переключателя подключен к выходу канала, а второй выход арифметического блока, на который поступают разностные сигналы, подключен к выходу канала через второй блок за- 4О держки и второй информационный вход переключателя канала. Переключатель чередует суммарный и разностный сигнал с временным интервалом, равным

I .: времени задержки в блоках задержки 45 канала. Блоки задержки каждого последующего канала задерживают сигнал на время вдвое большее, чем блоки задержки предыдущего канала. Блоки задержки в первом канале задерживают сигнал на один такт. Выход последне. го n-го, канала подключен к выходу всего устройства f1 3.

Наиболее близким к предлагаемому является устройство, с одержащее блок управления и п последовательно соединенных каналов, каждый иэ которых содержит два блока задержки и арифметический блок, управляющий вход которого подключен к соответствующему выходу блока управления, а выход арифметического блока каждого канала, кроме последнего, подключен ко входу первого блока задержки и первому входу арифметического блока последующего канала, выход первого блока задержки в каждом канале подключен ко второму входу арифметического блока и через второй блок задержки— к третьему входу арифметического блока, вход устройства подключен к входу первого блока задержки и к первому входу арифметического блока пер— ного канала, выход арифметического блока последнего канала подключен к выходу устройства 2 .

Недостатком известного устройства является невозможность его использования в задачах разложения сигналов, когда число отсчетов сигнала отлично от степени двойки.

Цель изобретения — расширение области применения за счет обработки сигналов, заданных N=2m„.m,...,mg отсчетами, где m — четные натуральные числа.

Поставленная цель достигается тем что в устройстве для разложения цифровых сигналов по Уолшо-подобным базисам, содержащем К+1 вычислительных блоков и блок синхронизации, i -я (ъ=О,k) группа выходов которого соединена с группой управляющих входов

t=ro вычислительного блока, причем информационный выход 1,-ro ((=О, L. — 1) вычислительного блока подключен к информационному входу (с +1)-ro вычис- лительного блока, информационный вход i-ro ((=О) вычислительного блока является информационным входом устройства, а информационный выход

k --ro вычислительного блока является информационным выходом устройства, 1-ый (i =1, ;) вычислительный блок содержит 2в;арифметических узлов, 2Yrl; — 1 сдвиговых регистров с разрядностью

Nj+ И (где п — разрядность операндов) каждый И выходной коммутатор, причем -й (j =1,2п1,) арифметический узел содержит узел памяти, сумматорвычитатель, сдвиговый регистр с раз1108461 ловиям 1

1 1 -1 О О -1

1 О 0 0-1 О

0-1 О О

О 1

1 О 1-1

1 О О О! О 1

1 О 1 t 1 О

О 1 -1 1. О 1

О О О 1 1 О

1-1 О 1 1 О

О О 1 О О 1

О 1 О О О 1

1 О 0-1 1 1

О О О 1-1 О

О 1 1-1 О 1

О 1 -1 О 1 -1

-1 О О -1 О О. 1 О О

0-1 О О

1. 1

Π— 1 (4) F-H, -1 О О 0 О

1 1 1 О О-!

О О -1 О, О

1 1 О 1-1 О

1 0 -1 -1 -1 О

О "1 1 0 О О рядностью Ф n и коммутатор, первый выход которого подключен к первому входу сумматора-вычитателя, выход которого соединен с информационным входом сдвигового регистра, вы- 5 ходы разрядов которого соответственно подключены ко входам коммутатора, нформационный выход узла памяти соединен с информационным входом узла памяти и управляющим входом сумматора-вычитателя,второй выход коммутатора первого арифметического узла соединен с первым входом выходного коммутатора, -й (j =2,2щ) вход которого подключен к информационному выходу!5 ()- 1)-го сдвигового регистра, информационный вход которого соединен со вторым выходом коммутатора J -ãо арифметического узла, вторые входы сумма. торов-вычитателей 2YAq арифметичес-- 20 ких узлов объединены и являются информационным входом -ro вычислитель" ного блока, управляющие входы узлов памяти 2я! арифметических узлов объединены и являются первым управляющим 25 входом группы l;ro вычислительного блока, управляющие входы коммутаторов 2 арифметических узлов объединены и являются вторым управляющим входом группы ъ-го вычислительного щ блока, управляющий вход выходного коммутатора является третьим управляющим входом группы l.-го вычислительного блока, тактовый вход j-ro (j =

1,2щ;-1 сдвигового регистра является (+3)-м управляющим входом группы ъ-ro вычислительного блока, а выход выходного коммутатора является информационным выходом 1,-го вычислительного блока. о

Устройство рассчитано на разложение цифрового сигнала по Уолшо-подобной системе с прореживанием но времени.

Устройство предназначено для выполнения матричного преобразования где f — вектор размерности 8 =2 п!,...,Юк, F — его спектр размерности КК; Hg - квадратная ортогональная матрица порядка Йк, строки которой являются Уолшо-подобными функциями.

Матрица Н строится по рекурентной формуле — 55

Я

+ gz ЯЬ;, 1,=1,к, (2) где ® — кронекерово произведение, матрицы А> и В> составлены из первых

1ъ1„... И 1 и вторых.П1,... Alj строк матрицы Н-1, а матрицы S<") и я порядка 2О чм;, состояние из О, — 1 и

+1, удовлетворяют условиям с 1„ И (w- адамарово произве"

Я

Ъb1,() дение

+ 4 ) состоит из -1 и +1

8 Ь "и, (3) где 7 - зйак транспортирования;

1м — единичная матрица порядка m.

В качестве примера приведем,матрицы порядка 12 6, удовлетворяющие ус3

1108461

Устройство рассчитано для реализации следующего алгоритма быстрого разложения цифрового сигнала по Уолшо-подобной. базисной системе.

Матрицу НК, полученную по формуле (2); можно представить в виде

r н,.Ж аЖ, ® ;„„) х(9Ак )

Ъ,®6 -1 где N. N „ =nil„n1q ...,, 1 п1, i=1,k.

L lу P

Обозначим через g=$<.g матрицу, первый, третий, ... (2««т-1)-й столбцы которой есть столбцы матрицы 3;„ а ,второй, четвертЫй, ..., 2в«-й столбцы есть столбцы матрицы 82. Тогда

Ягв(! ®3Nt,) (1мрн -„l 20 (6)

*(В " ® 3-„jL llhl ®11«..13., Продолжив дальнейшие манипуляции

С Н < ««НК,1 и теДе, получим что 5 lc., 4к P-q - Ял ь « где

)Ао= Е4 ®н,1, ) i Е д „®$ ж м1.1 «(8)

Ю

МК4 =VAV. ™à1 ... ЮЪЧ, ИО=« 1 " К 35

Используя разложение (7), вычислейие спектра W можно свести к К+1 последовательным этапам

9„у;

4@<< < (9) к Ц,,.„

F-;Ра Ф, Таким образом, сначала вычисляют-, ся попарные суммы и разности от входных выборок. Полученный вектор размерности Ny. обозначен через 5 <. На каждом последующем j,-м этапе, i =1« 50

2,.... К, выполняются следующие вычисления. Входной вектор „- размерности М разбивается íà Ng=g последовательных векторов размерности Ч1=2щ1"

"VA ...rn и над каждым таким вектором 55 выполняется матричное преобразование с одной и той же матрицей преобразования,,б1

3 и .1 порядка 2«О„° Й1, =2, r>i,..., v> . полученные в результате этих N<. матричных преобразований вектора размерности М1 размещенные последовательно, составляют выходной вектор i --го этапа f1,„ размерности Nq, который является входным BPKTopoM(i +1)-ro этапа. Выходной вектор v.--го этапа является спектром входной вектора Q no

Уолшо-подобной системе базисных функций, соответствующих строкам матрицы Н,.

На фиг. 1 представлена схема устройства для М=2щ n1> ...òÌl, на фиг.2 и фиг.З вЂ” временные диаграммы блока синхронизации; на фиг. 4 — схема блока синхронизации.

На фиг. 1 показан информационный вход 1, 4;+1 вычислительных блоков

2, 2 «..., 2 по основаниям 2 m„..., YY), блок синхронизации 3, имеющий, К +1 групп управляющих выходов 4,41, 4к, подключенных к группам управляющих входов 5,51«..., 5 вычислительных блоков 2,2„,...,2 соответственно. Вычислительный блок 2 предназначен для выполнения нулевого этапа и осуществляет попарное сложение— вычитание входных отсчетов. Вычисли- тельный блок 2 идентичен первому каФ калу прототипа 5 21, t -й вычислительный блок 21, 1=1, 2,..., p предназначен для осуществления i-го этапа разложения — матричного преобразования по матрице 1 (8). Вычислительный блок 2„, =1« 2,... К, состоит из

2п1 арифметических узлов 6 q«6 «...«

6 11, « каждый из которых соответствует ) -й строке, ) =1,2,...,2 » матрицы ф 1 порядка 2П11«сдвиговых регистроВ 7g «7 « ° ° ° «72«««1 1 «состоящих из 1, р разрядов (n — разрядность операндов) каждый, и выходного коммутатора 8 на 2 и; положений . Информационные входы 94,9,.. °, 92п1 арифметических узлов подключены к информационному входу блока. Первый и второй управляющие входы 10> и 11, ) =1,2,..., 2rrl, арифметических узлов подключены соответственно, к первому и второму управляющему входам группы 51 управляющих входов вычислительного блока 2i =1 2,..., К. Тактовые входы 121,...,12п1; 1 сдвиговых регистров 7 ..., 4N;1 соединены с

4,5,, (2м;+2) управляющими входа1108461 ми соответственно группы 5 вычислительного блока 2 . Управляющий вход

13 коммутатора 8 подключен к третьему управляющему входу вычислительного блока 2 . Арифметический узел 6 состоит иэ сумматора-вычитателя 14 сдвигового регистра 15, имеющего g- .H разрядов, коммутатора 16 на два положения и узла памяти 17 (на сдвиговых регистрах, состоящего из

2 1, регистров). Первый информационный вход 14 сумматора-вычитателя

14 подключен к информационному входу

9 арифметического узла, а выход сумматора-вычитателя 14 через сдвйго вый регистр 15 и выход 16 коммутатора 16 подключен к информационному входу 14 сумматора-вычитателя 14.

Выход 16 коммутатора 16 подключен к выходу арифметического узла 6, Выход 17 узла памяти 17 на сдвиговых регистрах подключен к входу 17 узла памяти 17 и управляющему входу

14 сумматора-вычитателя 14. Управляющий вход 17,, узла памяти 17 и "управляющий вход 16> коммутатора 16 подключены соответственно к первому и второму управляющим входам 1О и

11 арифметического узла 6. Все остальные арифметические узлы 6>

6 . вычислительного блока 2 иденЩ1 тичны арифметическому узлу 6 и отличаются друг от друга только содержимым узла памяти 17 каждого узла.

Узел памяти 1.7 в j --й "функциональной 3s ячейке j=1,2,...,2п1 предназначен для хранения (в виде двухразрядных двоичных кодов) элементов -й строки матрицы Ь"1 порядка 2, с элементами вида О, -1, +1. 40

Устройство работает следующим образом.

На вход 1 устройства, который подключен ко входу вычислительного блока 2, с частотой тактовых импульсов подаются отсчеты вектора У, спектр которого по Уолшо-подобной базисной системе необходимо получить. В вычислительном блоке 2 производится попарное сложение-вычитание первого и вто- о рого, третьего и четвертого и т.д. отсчетов вектора Г . Эти суммы и разности с той же тактовой частотой поступают на вход блока 2. . Поскольку строение и работа блоков 21,...,2К идентичны, то опишем только работу блока 2, предназначенного для выполнения j. — го этапа разложения цифрового сигнала по Уолшо-подобной базисной системе. Вычислитепьный блок .2i и содержащиеся в нем арифметические узлы 6,..., 62щ-1, 1=1,2,...,ê. и коммутатор 8 работают периодически повторяющимися, одинаковыми циклами, выполнение каждого иэ которых длится М qтактов. Рассмотрим работу блока 2> в течение одного такого цикла, при этом будем описывать рабо-. ту только первого арифметического уз-. ла 6, так как работа всех остальных полностью идентична и совпадает с работой узла 6,1. С выхода предыцущего бЛока 2i. на вход 141 сумматора-вычитателя 14 через вход блока 2 и вход 9у арифметического узла 6,1 с тактовой частотой поступают отсчеты.

Сумматор-вычитатель 14 в зависимости от поступившего управляющего импульса из узла памяти 17 дает на выходе а +О аь а -а,.и а +а„, где а и а значения отсчетов на 1-м и 2-м информационных входах сумматора-нычитателя 14 соответственно. Управляющие импульсы из узла памяти 17 с частотой тактовых импульсов подаются на управляющий вход 14з сумматора-вычи- . тателя 14, причем сдвиг в узле памяти 17 и тем самым смена управляющего импульса на сумматор-вычитатель

: 14 происходит .через каждые hl так.тов и производится по сигналу из блока синхронизации 3 через управляющий вход 17ч узла памяти 17. Выходные отсчеты сумматора-вычитателя 14 с тактовой частотой поступают на вход сдвигового регистра 15, а выходные отсчеты сдвигового регистра 15 с тактовой частотой поступают на информационный вход коммутатора 16. Первые Ч < тактов цикла коммутатор 16 под-, ключает выход сдвигового регистра 15 к выходу арифметического узла 6 .

При этом выход арифметического узла

6 через первый информационный вход коммутатора 8 подключен к выходу .вычислительного блока и выходные отсчеты арифметического узла 6 „ с частотой тактовых импульсов поступают через выход -го блока 21 на вход (i+1)-го блока 2 . Первые К ., вы-. ходных отсчетов арифметических узлов

6,...,6дп,1 запоминаются в сдвиго-, вых регистрах 7,...,7 щ; -q . Начиная с (+ +1)-го такта коммутатор

16 по сигналу из блока синхронизации 3 через управляющий вход 16 пе1 108461

10 реключен на выход 16 „ и отсчеты с выхода сдвигового регистра 15 с частотой тактовых импульсов поступают . на информационный вход 14 сумматоравычитателя 14, В этом положении коммутатор 16 находится до конца цикла, т,е. всего (М% -Й1„ ) тактов. На первый такт следующего цикла по сигналу иэ блока синхронизации 3 коммутатор

16 переключается на выход 16 . Таким образом, в течение последних (М- „- N Q тактов цикла суяматор-вычитатель 14 суммирует с коэффициентом, соответствующим строке матрицы 3 ), свой выходной отсчет с отсчетом, который. поступает на вход 14, через N так.тов. В то время, как с (й +1)-ro по М;-й такт идет накопление сумм в сдвиговом регистре 15, коммутатор

8 по сигналу из блока синхронизации

3 через управляющий вход 13 подключает поочередно выходы сдвиговых регистров 7„,...,7 „ „ к выходу вычислительного блока, причем -й сдвиговый регистр 7j=12,...,Ър -t подключен к выходу вычислительного блока с (j.й „+1)-го по (j+1) Ht -й такт. С (j Ng +1)-го по ()+1)Ng», -й такт на сдвиговый регистр 7, j =1, 2,...,2 с-1 подается синхронизирую- 30 щий тактовый импульс из блока синхронизации 3 по управляющему входу 12, и выходные отсчеты с )-ro сдвигового регистра поступают через выход j -ro блока на вход (1.+1)-го вычислительно-35

ro блока. На Nq-м такте цикл заканчивается. На (11 +1)-й такт на управляющий вход 14 сумматора-вычитателя

14 из узла памяти 17 поступает управляющий импульс, соответствующий перво40 му элементу строки матрицы б") коммутатор 16 по сигналу из блока синхронизации 3 подключает выход сдвигового регистра 15 к выходу арифметического узла, коммутатор 8 также по сиг-4s калу из блока синхронизации 3 подключает выход арифметического узла 6,1 к выходу вычислительного блока и цикл работы вычислительного блока 2, содержащихся в нем арифметических уз- 50 лов 6,..., б щ; и коммутатора 8 повторяется снова. Спектром цифрового и -точечного, сигнала по Уолшо-подобной базисной системе функций являются М выходных отсчетов последне- 55 го вычислительного блока 2к,.

На фиг. 2 представлены временные диаграммы последовательности импульсов на 1-м, 2-м и 3-м выходах блока синхронизации t. — и группы, Ъ=1,2,..., На диаграмме 1 показана последовательность импульсов на 1-м выходе блока синхронизации. Импульсы 1-го выхода подаются на 1-й управляющий вход i-ro вычислительного блока и предназначены для управления узлами памяти 17 арифметических узлов б,...,б щ., С поступлением каждого импульса из блока синхронизации происходит сдвиг в блоках памяти.

Яа диаграмме 2 показана последовательность импульсов на 2-м выходе ъ-й группы выходов блока синхронизации, i=1 2,...,y,. Импульсы 2-го выхода подаются на 2-й управляющий вход 1-го вычислительного блока и предназначены для управления работой коммутаторов 16 арифметических узлов 61,..., бщ, . С поступлением первого импульса коммутатор 16 переключается в положение 16, с поступлением второго импульса переключается обратно в положение 16 .

На диаграмме 3 показана последовательность импульсов на третьем выходе -й группы выходов блока синхронизации, i=1 2,..., К. Импульсы с этого выхода подаются на третий вход груп-. пы 5z управляющих входов вычислитель- ного блока 2 и предназначены для управления работой коммутатора 8. С поступлением j -ro импульса коммутатор 8 подключает свой (j+1)-й информационный вход к выходу вычислительного блока, ) =1,2,..., 2п1;-1. С поступлением последнего импульса комму" татор 8 подключает к выходу вычислительного блока свой 1-й информационный вход.

На фиг. 3 представлены временные диаграммы последовательности импульсов на 4-м, 5-м, . ° ., (2 2)-м выходах Ъ-й группы выходов блока синхронизации =1, 2,..., К.

На j -й диаграмме показана последовательность импульсов на (j +3)-м выходе g -й группы выходов блока синхронизации, 1ц=1,2,...,2ei"1, которые подаются íà ()+3)-й управляющий вход 1,-го блока синхронизации соответственно и предназначены для управления работой сдвиговых регистров 7,..,„ 7 „ . С поступлением синхронизнрующих тактовых импульсов на соответствующий сдвиговый регистр происходит сдвиг записанных там от1108461

12 счетов, которые с выхода сдвигового регистра подаются на вход комм тзтора 8.

На фиг. 4 представлена схема блока синхронизации 3. 5

Блок управления содержит задающий генератор 18, синхронизированный с частотой ди кретизации входного цифрового сигнала, (к-1) делителей частоты 19„ -19,, включенных последовательно, и формирователей управляющих импульсов 20,-20 ..

Выход задающего генератора 18 подключен ко входу первого делителя частоты 19, к первому входу каждого из формирователей 20„-20, ко второму входу формирователя 20„ и к выходу 4 блока синхронизации.

Каждый -й делитель частоты 19

Ъ (t,=1,..., К вЂ” 1) делит частоту посту- 20 пающих на его вход импульсов íà vn, (=1,..., К-1), оставляя при этом длительность импульса неизменной.

Выход каждого ъ-го делителя частоты 19 подключен ко входу (- +1)-ro 25 делителя частоты 191 < и ко второму входу (i+1)-ro формирователя 20 1- .

Выход последнего (к-1)-ro делителя частоты 19 1 подключен ко входу

К,-го формирователя 20к. Выходы .-го формирователя 20 образуют 1 -ю группу выходов 4q. блока синхронизации.

Каждый i — и ((,=1,...,К) формирователь 20» из формирователей 20 -20 содержит делитель частоты 21 на (2п,), счетчик 22, считающий от 1 до (ЗФ;-1), дешифратор 23 на (2ю,-1) выходов и (2п1,-1) ключей 241-24 п,.

Первый вход формирователя 20 подключен к информационным входам ключей 24„-242„ „ . Второй вход формирователя 20> подключен к первому и (2м;+2)-му выходам формирователя 20 и ко входам делителя частоты 21 и счетчика 22.

Выход делителя частоты 21 подключен ко второму выходу формирователя

20, а выход счетчика 22 подключен ко входу дешифратора 23; -й выход дешифратора () =1,;, (2, — 1) подключен к управляющему входу j -го ключа 24j. Выходы ключей 24„-24дп,1являются выходами формирователя 20 с номерами с третьего по (2п71+1)-й.

Счетчик 22 вместе с дешифратором 23 распределяют входную последовательность импульсов длительностью в М1, периодов тактового импульса поочередно на (2 ;1) выходных линий, образуя многофазный, точнее (2гк;-1)-фазный тактовый сигнал (фиг. 3).

При поступлении этих разрешающих импульсов на управляющие входы ключей 24 -24 „ . они поочередно открываются и на выходы последних поочередно проходит пачка из (М1 ) тактовых импульсов (диаграммы на фиг.3).

Этот сигнал управляет работой сдвиговых регистров 7,...,7д„п1

Предлагаемое устройство позволяет осуществить поточную обработку данных и может быть использовано для поточной обработки следующих друг за другом цифровых сигналов.

-Данное устройство обладает следующими преимуществами: позволяет получать разложение цифровых сигналов, заданных М=2 у)„ 1,...,щ отсчетами, где ш-1- четные натуральные числа, по

Уолшо-подобной базисной системе функций; позволяет осуществить на основе выбора матриц S 1 = 1,2,...,v., и тем

И)самым Уолшо-подобной базисной системе, адаптивное решение задач фильтрации, сжатия и помехоустойчивого кодирования путем адекватного конкретной задаче спектрального представления исходных цифровых сигналов. I 108461

Ф ° °

° °В

Риз. r

° ° °

° ° °

° ° ° а» Ф1

2У +f и

1108461

Ф ° °

° ° °

Ni +1 нч

1 108 i61

Составитель А.Баранов

Редактор С.Тимохина Техред Т.Маточка Корректор С. Шекмар

Заказ 5867/36 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, А