Устройство для ортогонального преобразования цифровых сигналов по функциям хаара

 

1. УСТРОЙСТВО ДЛЯ ОРТОГОНАЛЬНОГО ПРЕОБРАЗОВАНИЯ ЦИФРОВЫХ СИГНАЛОВ ПО ФУНКЦШМ ХААРА, содержащее П вычислительных блоков, блок синхронизации , первую и вторую группы регистров сдвига, отличающее-с я тем, что, с целью упрощения устройства и расширения области его применения за счет обработки входных последовательностей длиной N К(где 1с, И - любые натуральные числа) отсчетов , оно содержитп переключателей и узел задержки, причем i-й (,n ) вычислительный блок содержит 2

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) З(д1) С 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АВТОРСКОМУ СВИДЕТИЧЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 3594236/18-24 (22) 23.05.83 (46) 30.09.84 Бюл. № 36 (72) С.С.Агаян, А.К.Матевосян и A.Â.Ìåëêóìÿí (71) Вычислительный центр АН АрмССР и Ереванского государственного университета (53) 681.32(088.8) (56) 1. Авторское свидетельство СССР

¹ 558888554444, кл. С 06 F 15/332, 1974.

2. Авторское свидетельство СССР № 681430, кл. G 06 F 15/332, 1976.

3. Патент США № 3981443, кл. С 06 F 15/332, опублик. 1975 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ ОРТОГОНАЛЬНОГО ПРЕОБРАЗОВАНИЯ ЦИФРОВЫХ СИГНАЛОВ ПО ФУНКЦИЯМ ХААРА, содержащее п вычислительных блоков, блок синхронизации, первую и вторую группы регистров сдвига, о т л и ч а ю щ е ес я тем, что, с целью упрощения устройства и расширения области его применения за счет обработки входных последовательностей длиной Я =k"(räå

k и — любые натуральные числа) отсчетов, оно содержит и переключателей и узел задержки, причем i é (i=1, n ) вычислительный блок содержит 2(К-1) элементов задержки, коммутатор и сумматор, выход ) -го (j=1,2 1(-3) элемента задержки подключен к входу (j+1)-го элемента задержки и (j+1)-у информационному входу коммутатора, (2 1(— 1)-й информационный вход которого подключен к выходу 2(k-1)-го элемента задержки, 1-й {j =1,k) информационный выход коммутатора подключен к )-му входу сумматора, первый информационный вход коммутатора и вход первого элемента задержки первого вычислительного блока объединены и являются информационным входом устройства, выход сумматора i -го (1 =1, n — 1) вычислительного блока подключен к информационному входу i ãî переключателя, первый информационный выход которого подключен к входу первого элемента задержки и первому информационному входу коммутатора (i +1)-го вычислительного блока, выход сумматора и-го вычислительного блока подключен к входу узла задержки, выход которого подключен к первому информационному входу п-го переЯ ключателя, информационный выход которого является информвционнвм выходом (/) устройства, при этом первая и вторая группы регистров сдвига содержат ь-1 подгрупп по (k-1) к" последова: тельно соединенных регистров сдвига в i -й (i=1, n-- 1) подгруппе, информационный выход 1-го (j =1, (1c:-1) хааа

R" 1регистрв сдвиге i-r H(I=I, в ) иеы подгруппы первой группы подключен к ф информационному входу 1-ro регистра сдвига 1 — и подгруппы второй группы, информационный выход (k-1) k -ro регистра сдвига i-й (i = 1, п -2) подгруппы второй группы подключен к информационному входу первого регистра сдвига (1+1)-й подгруппы второй группы, а информационный выход

:В» (1 — 1) k-го регистра сдвига (n -1) -й подгруппы второй группы подключен к второму информационному входу и-ro переключателя, второй информационный выход i -го (i =1, n — 1) переключателя подключен к информационному входу первого регистра сдвига i-й подгруп1116435 пы. павой группы, при этом -й (i =1, п ) выход первой группы блока синхронизации подключен к управляющему входу коммутатора 1-го вычислительного блока, 1-й выход второй группы блока синхронизации — к управляющему входу 3-го переключателя, первый и второй выходы блока синхронизации — соответственно к тактовым входам и входам разрешения записи регистров сдвига второй группы, а вход блока синхронизации является входом зануска устройства.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем,. что блок синхронизации содержит h-1 ключей,,п-1 одновибраторов, и последовательно

< соединенных делителей частоты, элемент задержки, счетчик, дешифратор и генератор тактовых импульсов, выход которого подключен к входу первого делителя частоты и счетному входу счетчика, информационный выход которого подключен к входу дешифратора, выход которого подключен к первому входу 1-ro (1=1, и -1) ключа, второй вход которого подключен к выходу

1-ro одновибратора, вход которого подключен к выходу (1+1)-ro делителя частоты, выход i-ro (I =1, и -1) ключа является (1 +1)-м выходом первой группы блока синхронизации, выход .1 ro (t =1, и — 1) делителя частоты является

1.-м выходом второй группы блока синхронизации, выход (e-1)-ro одновибратора является и-м выходом второй группы блока синхронизации, выход де-< шифратора является первым выходом первой группы блока синхронизации, выходы генератора тактовых импульсов и элемента задержки являются соответственно первым и вторым выходами блока синхронизации, вход запуска генератора тактовых импульсов которого является входом блока синхронизации, а вход элемента задержки подключен к выходу и-ro делителя частоты.

Изобретение относится к вычислительной технике и радиотехнике и может быть использовано в цифровых системах связи для построения устройств цифровой фильтрации, обработки изображений, сжатия данных, в системах обработки радиолокационных сигналов, основанных на алгоритме быстрого преобразования типа Хаара (БПХ), когда объем входной выборки N=k, где k 10 и n — любые натуральные числа.

Известны устройства, содержащие регистры сдвига, группы элементов И, группы сумматоров, цифровой генера тор, аналого-цифровой преобраэова- 15 тель, блок управления и группы регистров числа и вычисляющие восьмиточечное преобразование по функциям Хаара, т.е. производящие БПХ над входными выборками, составленными из восьми 20 значений 513и (23.

Эти устройства содержат много элементов, сложны и позволяют производить БПХ только в случаях, когда объем входной выборки N=2 25

Наиболее близким к предлагаемому является устройство, содержащее соединенные последовательно модули единичного преобразования по основанию два, каждый из которых содержит по два регистра сдвига, арифметический блок, имеющий два входа, причем каждый вход соединен с единственным выходом одного из двух соединенных по входам регистров сдвига. Арифметический блок имеет суммирующий и вычитающий выходы, причем первый из них соединен с двумя регистрами сдвига последующего модуля, а на втором выходе арифметического блока каждого модуля появляются коэффициенты преобразования. Для упорядочения вычисленных коэффициентов и преобразования их в последовательный поток устройство содержит группу регистров, каждый из которых подсоединен к одному из модулей. Работу всего устройства

1 синхронизирует блок управления, состоящий из счетчика и матрицы постоянного запоминающего устройства (3 J.

Однако при использовании такого устройства могут возникнуть затруднения в том, что выбор размера вход3 11164 ной выборки ограничен лишь. числами, равными степеням двойки, и нет возможности перехода к более высоким .основаниям, тогда как такой переход приводит к сокращению числа модулей преобразования, повышению параллелизма обработки в каждом из них и упрощению устройства. Кроме того, сложна реализация арифметических блоков, так как они одновременно должны вычислять две суммы.

Цель изобретения — упрощение устройства и расширение области применения за счет обработки входных последовательностей длиной N=k"(где k,n— любые натуральные числа) отсчетов.

Указанная цель достигается тем, что устройство для ортогонального преобразования цифровых сигналов по

20 функциям Хаара, содержащее и вычислительных блоков, блок синхронизации, первую и вторую группы регистров сдвига, содержит п переключателей и узел задержки причем 1-й (i =1 и) выР

25 числительный блок содержит 2(к — 1) элементов задержки, коммутатор и сумматор, выход j ãо (j=1 2 k — 3) элемента задержки подключен к входу (j+1)го элемента задержки и (j+1) ìó информационному входу коммутатора, (2>-1)-й информационный вход которого подключен к выходу 2(k-1)-го элемента задержки, j-й (j=-1,k) информационный выход коммутатора подключен к j ìó входу сумматора, первый инфор-35 мационный вход коммутатора и вход первого элемента задержки первого вычислительного блока объединены и являются информационным входом уст,ройства, выход сумматора i-ro (i =1, 40 п-1) вычислительного блока подключен к информационному входу 1-го переключателя, первый информационный выход которого подключен к входу первого элемента задержки и первому информа- 45 ционному входу коммутатора (1+1)-го вычислительного блока, выход сумматора и-го вычислительного блока подключен к входу узла задержки, выход которого подключен к первому информа- 50 ционному входу n-ro переключателя, информационный выход которого является информационным выходом устройства, при этом первая и вторая группы регистров сдвига содержат и-1 подгрупп55 по (К-1) Ъп " последовательно соединенных регистров сдвига в i-й (i=

1 и-1) подгруппе, информационный выход

35 4

|- (= . — ) " )

i-й(=1, и-1) подгруппы пеРвой гРуппы подключен .к информационному входу

j-го регистра сдвига i-й подгруппы второй группы, информационный выход (k-1)

k" -го регистра сдвига i-й (i=1,п-2) подгруппы второй группы подключен к информационному входу первого регистра сдвига (i +1) и подгруппы второй группы, а информационный выход (1 †)1с-го регистра сдвига (Ь-1) -й подгруппы второй группы подключен к второму информационному входу и-ro переключателя, второй информацион ный выход 1-гo (i=1, и-1) переключа. теля подключен к информационному входу первого регистра сдвига 1-й подгруппы. первой группы,при этом 1-й (i =1,n) выход первой группы блока синхронизации подключен к управляющему входу коммутатора i-го вычислительного блока, i -й выход второй группы блока синхронизации подключен .к управляющему входу

i-го переключателя, первый и второй выходы блока синхронизации — соответственно к тактовым входам и входам разрешения записи регистров сдвига второй группы, а вход блока синхронизации является входом запуска устройства.

При этом блок синхронизации содержит и-1 ключей, и-1 одновибраторов, и последовательно соединенных делителей частоты, элемент задержки, счетчик, дешифратор и генератор тактовых импульсов, выход которого подключен к входу первого делителя частоты и счетному входу счетчика, информационный выход которого подключен к входу дешифратора, выход которого подключен к первому входу 1-го (i =1, и -1) ключа, второй вход которого подключен к выходу i-ro одновиб ратора, вход которого подключен к выходу (1+1)-го делителя частоты, выход i го (1 =1, п -1) ключа является (i+1)-м выходом первой группы блока синхронизации, выход i-ro (i=1, п --1) делителя частоты является i-м выходом второй группы блока синхронизации, выход (п-1)-го одновибратора является и-м выходом второй группы блока синхронизации, выход дешифра-! тора является первым выходом первой группы блока синхронизации, выходы генератора тактовых импульсов и элемента задержки являются соответственно первым и вторым выходами блока синхро11 l 6435

3 „9 е

1 -1 (6) где 8 — кронекерово произведение, Тогда H,„„=R, R . р (7)

fCn 1 2 П является матрицеи Хаара порядка К", а преобразование (1) представляется

10 F=f k.„К ...u„, (В)

Выходной массйв на 1-м этапе прее образования обозначим вектором f;(Ok— элементный в ектор), представляющим собой произведение

Заметим, что n n-1-- n+1 (1-11) фR R ...R

1 вектор, получаемый на (i-1)-м этапе ,преобразования, тогда на i-м этапе

Х -Г, Р . (10)

20 и на и-м этапе, Ф.е. на выходе всего устройства 12 (11)

Таким образом, преобразование на каждом -м этапе (1=1,n) сводится к

25 умножению входного вектора f „ данного этапа на матрицуй, определенную по формуле (6), где для j-ro этапа п1=п+1-1.

Умножение вектора „. „на матрицу производится следующим образом.

Первые Ъ элементы векторами;, делятся на k групп по k элементов в каждой. Каждая группа элементов умножается на матрицу А, (умножение на матрицу сводится к сложению, так

35 как используются матрицы А1, строки которых с точностью до постоянного нормировочного коэффициента сос1

А =

1 (2) -2 (,д-) Г2 Ч2

1 1

1 1

Р2 242

0 0

1 1

-1

0 0

l!2 -f2 (4) единичная матрица порядка k единичная .матрица порядка

a R и к: матрицы вида

Пусть также I

I

1с -V ее„

I 1-ю @ 1<

55 (5) Э1, -

Я;- Ч k

3к „1 низации, вход запуска генератора тактовых импульсов которого является входом блока синхронизации, а вход элемента задержки подключен к выходу.

5-ro делителя частоты. 5

Устройство рассчитано на естественный порядок входных данных, результаты вычислений также получаются в естественном порядке, т.е. упорядо ченные по строкам матрицы Хаара.

В соответствии с используемым алгоритмом над входной выборкой данных, представляемой вектором 1 размера 8, производится преобразование

F =fH, (1) где F — полученное преобразование;

H=N N †матрица Хаара.

Построение БПХ (быстрого преобразования Хаара) над входными массива-, ми размера N=k основано на методе построения ортогональных матриц Хаара порядка N=k".

Пусть А — квадратная k.k матри k ца, удовлетворяющая условиям (здесь

Т вЂ” знак траспонирования матоиц)

Т Т

А М„=%3„, е„4„=0,„, где е„, — вектор-строка из k единиц;

А — матрица, составленная из последних k-1 строк матрицы 41,, 0 — вектор-строка из k нулей.

Ъ

Для k=2, k=3, k=4 А1, будет иметь вид тоят из +1 и О, а умножение на два сводится к сдвигу. влево на один разряд). Первый элемент, получаемый при .умножении первой группы входного вектора на первую строку матрицы А 1, (первой строкой матрицы А является вектор-строка из k единиц), является первым элементом выходного вектора.

Последующие k 1 элементы, получаемые при умножении первой группы входного вектора на оставшиеся k-1 строки матрицы А„(т.е. на матрицу Ak), являются элементами выходного вектора f1 i-ro этапа с номерами с k 1-1 по k+ +k.

Первый элемент, получаемый при умножении второй группы входного вектора на первую строку матрицы А, является вторым элементом выходного вектораf . Последующие Ъ-1 элементы, получаемые при 1...ножении второй груп11 164

7 пы входного вектора на оставшиеся k-1 строки матрицы А „являются элементами выходного ветора f- i-го эта1 па с номерами с k +1+1 по k +2k

И TiP, 5

Для вычислений на каждом 1-м этагге используются первые tc =k". . элементы входного вектора 1;,, остальные элементы этого вектора являются конечным результатом преобразования и 1О в дальнейших вычислениях не участвуют.

На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг.2 и 3 — соответственно схемы арифмети- 15 ческого узла и коммутатора арифметического узла; на фиг. 4 — схема блока синхронизации; на фиг. 5 и 6 временные диаграммы работы блока синхронизации; на фиг. 7 и 8 — графы 20 последовательности вычислений БПХ при

И=27 и N†= соответственно.

Устройство для ортогонального преобразования входной выборки цифровых сигналов порядка 8= k по функциям 25

Хаара имеет информационный вход 1 (фиг. 1), содержит вычислительные блоки 21-2„ (преобразования по функциям Хаара по основанию k), переключатели 3 -3» две группы регистров

4„ -4,„ „ и 5„-5,„ сдвига, предназначеннйх для упорядочения вычисленных коэффициентов преобразования по строкам матрицы Хаара, узел 6 задержки, блок 7 синхронизации, осуществляющий синхронизацию работы всех блоков уст" ройства.

Каждый вычислительный блок содержит по 2 (k-1) соединенных последовательно элементов 8 -8 11, „ задержки, 40 арифметический узел 9.

Выход и-го переключателя 3 является информационным выходом 10 устройства.

Управляющие входы арифметических 45 узлов 11 — 11„ и переключателей

12 -12„ подключены к соответствующим выходам блока 7 синхронизации.

Тактовые входы и выходы 13 и 14 разрешения записи второй группы ре- 50 гистров 5„ -5„ „сдвига подключены к соответствующим выходам блока 7 синхронизации.

Арифметический узел 9 каждого вычислительного блока содержит сумма- 55 тор 15, имеющий k информационных вхо- дов, и коммутатор 16, имеющий 2 1с-1 информационных входов и k выходов, подключенных к информационным входам сумматора 15 (фиг. 2) . Управляющий вход l l i (i=1 2,..., и) арифметического узла подключен к управляющему входу коммутатора 16. На фиг.2 показан также выход 17 арифметического узла.

Сумматор 15 вычисляет сумму k Йсел, поступающих параллельно íà его информационные входы.

Коммутатор 16 на каждый такт подключает к своим k выходам k из 2k-1 своих информационных входов следующим образом.

На первый такт к выходам подключаются информационные входы с первого по k-й включительно, на второй — c второго по (k+1) -й, на третий тактс третьего по (k+2)-й,..., Hà k-й— с k-ro по (2k-l)-й.

На фиг. 3 приведена одна из возможных реализаций коммутатора 16, где изображены информационные входы

17„ -17z4, „и выходы 18„-18,1,коммута,тора 16, 2k-1 который содержит также Ъ одинаковых переключателей 19„„191, каждый из которых имеет 1 информационных входов и один выход. Входы (с первого по й-й) переключателя 19 . соединены с входами блока 16 с первого no k-й соответственно. Входы переключателя 192 соединены с входами блока 16 с второго по (%+ 1).-й, т.е. первый, второй,..., g-й входы каждого i-ro переключателя 19 соединены

\ соответственно с входами блока 16 с i-го по (i+k-1) -й. Входы последне"

ro 3-го переключателя 191, соединены с входами блока 16 с %-го по (2Й-1)-й.

Выходы переключателей 19 -19:„соеди» .иены соответственно с выходами 18 "

181,блока 16.

Синхронизирующие входы переключателей 19 -19> соединены параллельно с синхронизирующим входом блока 16,, который представляет собой шину из k ,параллельных линий, куда поступает многофазный тактовый сигнал от блоке синхронизации.

На фиг. 4 представлена схема бло.ка 7 синхронизации устройства для ортогонального преобразования выбор-. ки цифровых сигналов порядка Hk" .

Блок синхронизации содержит генератор 20 тактовых импульсов, счетчик

Й1, дешифратор 22, и делителей 23 23 частоты на Ъ, один элемент 24 задержки на Ф-1 тактов„ и-1 одновиб."

1116435

10 ратор 25, -256., и и-1 ключей

26 -2Gn

Генератор 20 тактовых импульсов синхронизируется с частотой дискретизации по времени поступающих на вход устройства цифровых сигналов от аналого-цифрового преобразователя. Выход генератора тактовых импульсов соединен с входом счетчика 21, входом первого делителя 23 частоты на 1, выход счетчика 21 подключен к входу дешифратора 22, выход которого подключен к первому выходу 111 первой группы блока синхронизации и через

i-й ключ 26,; (i=1, п-1) — к (i+1) -му выходу 11„ „. первой группы блока.

Выход первого делителя 23 частоты подключен к входу второго делителя

23 частоты и выходу 12„ блока синхронизации. Выход каждого i-го

20 (i=2, и-1) делителя 23; частоты соединен с входом последующего делителя частоты 231„ и с выходом 12; второй группы блока синхронизации. Выход последнего делителя 23 > частоты под-. 2 ключен к выходу 12д блока синхронизации через одновибратор 25,„ „, расширяющий входной импульс длйтельностью Т/2 до ЬТ/2 (т.е. в k раз).

Помимо этого, выходы делителей

232- 23; 1 через одновибраторы 251

25 „ > подключены к управляющим входам ключей 26) — 26 „, а выход одновибратора 25„ 1 подключен к управляющему входу ключа 26 1 1. Выход и-го делите" .ля 23„ подключен к элементу 24 задержки, выход которого подключен к выходу -14 блока синхронизации.

На вход тактового генератора 20 поступают синхроимпульсы от аналого40 цифрового преобразователя. На выходе образуются тактовые импульсы (ТИ) с периодом повторения Т и длительностью Т/2. Эти ТИ поступают на выход

13 блока синхронизации. С частотой

ТИ коэффициенты преобразования, по45 ступившие в регистры 51-5,„ сдвига втррой группы (фиг. 1),последовательно передаются на выход 10 всего устройства через второй информационный вход переключателя 3„.

ТИ от генератора 20 поступают также йа входы делителя 23 и счетчика

21. Каждый из делителей частоты делит частоту входного сигнала на т т.е. на выход каждого из этих делителей поступают импульсы длительностью Т/2 (т.е. равной длительности ТИ) и периодом, в k раз большим периода входного сигнала каждого из делителей 231-23 . Каждый из одновибраторов 25„-25;„ расширяет длительность входного импульса Т/2 в k раз, т.е. до величины k-Т/2 (фиг. 6, здесь

1,2 — соответственно входной и выходной импульсы одновибратора 25,).

Импульсы, поступающие с выходов делителей 23 -23,„ на выходы 12112,„ .1 второй группы и с выхода делителя 23,„ через одновибратор 25„ „ на выход 12„ второй группы, управляют работой переключателей 3„-3„ „ и 3 „ соответственно (фиг. 1). Переключате-, ли 31-3 в отсутствие синхронизирующего импульса подключены на нижние по схеме положения (фиг. 1), .а на время появления управляющего импульса переключаются — на верхние. Выход последнего делителя подключен к входу элемента 24 задержки, выход которого подключен к выходу 14 блока синхронизации. Импульсы, поступающие на этот выход, являются стробирующими, разрешающими поступление коэффициентов Хаара из регистров 4„-4 „ „ сдвига первой группы в регистры 5„-5,„ „ сдвига второй группы.

Счетчик 21 является двоичным по модулю k (от 0 до k-1), считает поступающие на его вход ТИ. Выходы счетчика соединены с дешифратором 22 на k выходов. Счетчик 21 и дешифратор

22 распределяют входную последовательность тактовых импульсов на 1с выходных линий, образуя многофазный (или точнее k-фазный) тактовый сигнал (фиг.5, здесь ТИ вЂ тактов импульсы на входе счетчика 21, и 1, 2, 3,... к — импульсы на выходах дешифратора).

Этот сигнал управляет работой коммутатора 16 (фиг. 2).

Выход дешифратора представляет собой шину на Ъ параллельных линий (показаны одной линией, фиг. 4).

Импульсы с выхода дешифратора 22 поступают на выход 11 блока синхро1 низации и через клюшки 261 -26,„, на выходы 11<-11„ соответственно.

Каждый:1-й ключ 26 „(1 =1,..., t -1) пропускает на свой выход сигнал с выхода дешифратора при наличии на своем управляющем входе импульса, поступающего от 1--ro одновибратора 27 . В качестве ключей 26„-26 „ 1 можно использовать элементы И.

Рассмотрим работу устройства, на примере устройства для ортогонально

1116435

11 го преобразования входной выборкипорядка 8 =27.

С частотой тактовых импульсов на вход первого вычислительного блока поступают отсчеты дискретного сигна5 ла. На третий такт на входе блока и на первом входе арифметического узла появляется третий отсчет а . В это время второй отсчет а будет на выхо де первого элемента задержки и на втором входе арифметического узла, а первый отсчет а„ вЂ” на выходе второго элемента задержки и на третьем входе арифметического узла. На этот такт арифметический блок вычисляет сумму а +а +а З отсчетов, поступающих на пер. вый, второй и третий входы арифметического узла, что соответствует первой строке А>.

На четвертый такт на вход вычислительного блока поступает четвертый отсчет, а на выходах первого, второго и третьего элементов задержки и на втором, третьем и четвертом входах арифметического узла появляются третий, второй и первый отсчеты соответственно. На этот такт арифметический узел вычисляет сумму, соответствующую второй строке матрицы А .

На пятый такт на вход вычислительного блока поступает пятый отсчет, четвертый поступает на выход первого элемента задержки, а третий, второй и первый отсчеты поступают на третий, четвертый и пятый входы арифметического узла соответственно. На этот такт арифметический узел вычисляет сумму, соответствующую третьей строке матрицы Аз.

На этом преобразование по основанию три первых трех отсчетов закан40 чивается. Первый из трех 1вычисленных результатов через переключатель, включенный на третьем такте на первый выход, поступает на второй вычислительный блок для последующих вычислений. На четвертый и пятый такты переключатель 3> включен на второй выход, и второй и третий вычисленные результаты, являющиеся десятым и одиннадцатым коэффициентамй Хаара, поступают на вход. регистра 4 сдвига первой группы.

Следующие три такта, начиная с шестого, первый вы числительный блок производит преобразование по основа- нию три следующих трех входных отсчетов (четвертого, пятого и шестого) и T i+i

12

На двадцать седьмой такт на вход первого блока 2 поступает двадцать седьмой отсчет. Арифметический узел вычисляет сумму а +а +а--, которая чеЯ 2Ь i7 рез переключатель З„поступает на вход второго блока 2 . Последующие два такта на вход первого блока 2 поступают первые два отсчета следующей выборки, состоящей из двадцати семи отсчетов, а арифметический узел блока 2 вычисляет последние два ко1 эффициента Хаара предыдущей выборки — двадцать шестой и двадцать седьмой.

Через переключатель 3 они посту1 пают на вход группы регистров 4„, сдвига.

На следующий такт арифметический узел вычисляет первую сумму трехточечного преобразования от первых трех отсчетов второй выборки.

К этому времени блок 4 уже полностью заполнен коэффициентами Хаара с десятого по двадцать седьмой (блок

4 состоит из восемнадцати регист1 ров), Поэтому на этот такт из блока

7 синхронизации подается стробирующий импульс на вход 14 второй группы регистров сдвига, разрешающий поступление коэффициентов Хаара из блока 4 в блок 5 . Таким образом, регистры 4 сдвига готовы, начиная со

1 следующего такта, принимать коэффициенты преобразования Хаара второй выборки отсчетов.

Второй и третий вычислительные блоки работают аналогичным образом.

С поступлением третьего отсчета на вход второго блока 2 арифметический узел вычисляет первую сумму трехточечного преобразования, последующие два такта — вторую и третью суммы трехточечного преобразования. Через шесть тактов, когда на вход второго вычислительного блока поступают следующие три отсчета, работа блока преобразования повторяется и т.д.

На вход 14 второй группы регистров сдвига подается стробирующий импульс тогда, когда полностью запол" иены регистры 4 и 4 сдвига первой группы, на вход 13 подается тактовая частота, с которой коэффициенты преобразования, поступившие в регистры

5 и 5. сдвига второй группы, последовательно передаются на второй инфор мационный вход переключателя 3>, который подключает к выходу свой первый информационный вход в течение

1116435 первых трех тактов после того, как на вход устройства поступил двадцать седьмой отсчет, и через него на выход lO устройства, поступают первые три коэффициента Хаара, Следующие двадцать четыре такта переключатель

3,подключает к выходу второй инфорЭ мационный вход, и через него на выход 10 устройства поступают остальные двадцать четыре коэффициента Хаа- 10 ра.

Таким образом, устройство вычисляет коэффициенты ортогонального преобразования цифровых сигналов по функциям Хаара непрерывно, т.е. на вход устройства последовательно поступают отсчеты, а на выходе устройства с задержкой в l4 тактов с частотой тактовых импульсов появляются коэффициенты преобразования, 20

При сравнении примера выполнения

П данного устройства для N =2 (т. е. при

1 =2) с прототипом видно, что устрой,ство упрощено, поскольку арифметические узлы в блоках преобразования со- 2 держат один сумматор и вычисляют каждый раз или сумму, или разность двух цифровых отсчетов, а арифметические блоки базового объекта должны вычислять каждый раз одновременно и сумму и разность двух чисел, т.е. содержат в себе фактически два сумматора.

Особенно существенным это преимущество становится при применении уст35 ройства для обработки больших порядков N. Например, для наиболее употре14 бительного значения N=1024 предлагаемое устройство содержит 2065 сдвиговых регистров и десять арифметических узлов, включающих в себя десять сумматоров, а известное устройство для того же М используют 2068 сдвиговых регистров и десять арифметических блоков, содержащих двадцать сумматоров.

За счет такого сокращения числа сумматоров (в 2 раза) предлагаемое устройство значительно проще прототипа и имеет меньшие габариты, вес и потребляемую мощность питания, что очень важно при его использовании в бортовых радиотехнических системах летательных аппаратов.

Кроме того, предлагаемое устройство осуществляет БПХ для порядков

И=К", когда k — натуральное число.

Это расширяет область применения устройства для различных задач, так как оно реализует быстрое преобразование по системам функций, которые являются полными базисами в пространстве размерности 2WT сигналов, ограниченных по полосе частотой W и по длительности интервалом Т, для широкого класса размерностей 2WT и, в частности, для пространств размерностью 2

Кроме того, при k>2 в устройстве при том же порядке N и общем объеме оборудования сокращается число блоков преобразования, что приводит к упрощению блока синхронизации и повышению надежности устройства. фиЕ. r

1116435

1116435 т/ z

;0

К

Фиг 5 а u,а а> а а, + u>+ а базовая олерация аз а,- аг Ф.

1116435

0 (Ут + г

5аюо3оя аперация

Й г а -

Составитель А. Варанов

Редактор Л.Алексеенко Техред Л. Коцвбияк

Корректор Г. Огар

Подпис но е

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4

Заказ 6931/39 Тираж 698

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5