Микропрограммное устройство для управления и обмена данными

Авторы патента:

СУПРУН ВАСИЛИЙ ПЕТРОВИЧ

КРИВОНОСОВ АНАТОЛИЙ ИВАНОВИЧ

КОРНИЕНКО ИВАН ИОСИФОВИЧ

ТИМОНЬКИН ГРИГОРИЙ НИКОЛАЕВИЧ

ТКАЧЕНКО СЕРГЕЙ НИКОЛАЕВИЧ

ХАРЧЕНКО ВЯЧЕСЛАВ СЕРГЕЕВИЧ

НИКОЛЬСКИЙ СЕРГЕЙ БОРИСОВИЧ

G06F3/04 - Вводные устройства для передачи данных, подлежащих преобразованию в форму, пригодную для обработки в вычислительной машине; выводные устройства для передачи данных из устройств обработки в устройства вывода, например интерфейсы (пишущие машинки B41J; преобразование физических переменных величин F15B 5/00,G01; получение изображений G06T 1/00,G06T 9/00; кодирование, декодирование или преобразование кодов вообще H03M; передача цифровой информации H04L)

1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ И ОБМЕНА ДАННЫМИ , содержащее коммутатор команд, коммутатор адреса, блок управления обменом, блок прерываний, регистр выдачи, буферный регистр, шину адреса , шину данных, причем информационный вход регистра выдачи, группы входов кода прерываний и кода маски блока прерываний через шину данных соединены с входом-выходом периферийного устройства, а первая группа информационных входов коммутатора адраса образует вход признака направления обменом устройства, группа информационных входов блока прерьшаний образует вход требования прерываний и обмена устройства, вторая группа информационных входов коммутатора адреса соединена с группой информационных выходов блока прерываний, первый выход блока управления обменом соединен с входом признака фиксированного адреса блока прерьгоаний и с разрешающими входами коммутаторов команд и адреса, группы выходов которых через шину адреса соединены с соответствующей группой входов младших разрядов буферного регистра, входы старших разрядов которого соединены с группой выходов .маскирующих разрядов блока прерываний, группа адресных входов которого через шину адреса соединена с группой соответствующих выходов коммутаторов адреса и команд, выход наличия прерьгааний блока прерываний соединен с входом прерывания блока управления обменом, вход требования обмена которого входит в группу входов требования прерываний и обмена устройства, второй вькод блока управления обменом соединен с входом выборки коммутатора адреса, третий выход блока управления обменом является выходом разрешения обмена устройства, отличающееся тем, что, с целью увеличения скорости обмена данными и расширения области применения путем осуществления буфериза- . ции транслируемых данных и реализации алгоритмов обмена с помощью аппаратно-микропрограммных средств, в устройство введены постоянный запоминающий блок команд, оперативный запоминающий блок, цеитральный оперативный запоминающий блок, блок микропрограммного управления, блок синхронизации, коммутатор управляющих сигналов, коммутатор информации, счетчик команд, счетчик адреса, счетчик выборки, счетчик циклов, три блока магистральных элементов, центральная шина адреса и центральная шина данных, причем первый информационный вход блока микропрограм-

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ОПИСАНИЕ ИЗОБРЕ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

hO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ . (21) 3632548/24-24 (22) 12.08.83 (46) 15.12.84. Бюл. Р 46 (72) В.П.Супрун, А.И.Кривоносов, И.И.Корниенко, Г.Н.Тимонькин, С.Н.Ткаченко, В.С.Харченко и С.Б.Никольский (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

Ф 911498, кл. С 06 F 3/04, 1982.

2. Авторское свидетельство СССР

N 976437, кл. С 06 F 3/04, 1982 (прототип). (54) (57) 1. МИКРОПРОГРА1ФЯОЕ УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ И ОБМЕНА ДАННЫМИ, содержащее коммутатор команд, коммутатор адреса, блок управления обменом, блок прерываний, регистр выдачи, буферный регистр, шину адреса, шину данных, причем информационный вход регистра выдачи, группы входов кода прерываний и кода маски блока прерываний через шину данных соединены с входом-выходом периферийного устройства, а первая группа информационных входов коммутатора ад реса образует вход признака направления обменом устройства, группа информационных входов блока прерываний образует вход требования прерываний и обмена устройства, вторая группа информационных входов коммутатора адреса соединена с группой информационных выходов блока прерываний, первый выход блока управления обменом соединен с входом признака фиксированного адреса блока прерываний и с разрешающими входами коммутаторов команд и адреса, группы выходов кото„.SUÄÄ 1129601 А рых через шину адреса соединены с соответствующей группой входов младших разрядов буферного регистра, входы старших разрядов которого соединены с группой выходов маскирующих разрядов блока прерываний, группа адресных входов которого через шину адреса соединена с группой соответствующих выходов коммутаторов адреса и команд, выход наличия прерываний блока прерывайий соединен с входом прерывания блока управления обменом, . вход требования обмена которого входит в группу входов требования прерываний и обмена устройства, второй выход блока управления обменом соединен с входом выборки коммутатора адреса, третий выход блока управления обменом является выходом разрешения обмена устройства, о твЂ” л и ч а ю щ е е с я тем, что, с целью увеличения скорости обмена данными и расширения области применения путем осуществления буферизации транслируемых данных и реализации алгоритмов обмена с помощью аппаратно-микропрограммных средств, в устройство введены постоянный запоминающий блок команд, оперативный запоминающий блок, центральный оперативный запоминающий блок, блок микропрограммного управления, блок синхронизации, коммутатор управляющих сигналов, коммутатор информации, счетчик команд, счетчик адреса, счетчик выборки, счетчик циклов, три блока магистральных элементов, / центральная шина адреса и центральная шина данных, причем первый иифор мационный вход блока микропрограм1129601 много управления образует вход логических условий устройства, группа информационных выходов коммутатора информации, постоянного запоминающего блока команд, информационных входов-выходов оперативного запоминающего блока, информационных входов счетчиков команд, адреса, выборки и циклов, вторая группа информационных входов и третий информационный вход блока микропрограммного управления через шину данных соединены с входами-выходами периферийного устройства, первая группа выходов блока микропрограммного управления .образует выход внешних микроопераций устройства, первая и вторая группы информационных входов-выходов центрального оперативного запоминающего блока, первая группа информационных входов коммутатора информации и соединенная с ней группа выходов первого блока магистральных элементов, вторая группа информационных входов коммутатора информации и соединенная с ней группа выходов второго блока магистральных элементов через центральную шину данных соединены с входом-выходом центрального процессора, группа адресных входов центрального оперативного запоминающего блока через центральную шину адреса соединена с группой выходов третьего блока магистральных элементов и с группой адресных выходов центрального процессора, первый вход блока синхронизации является входом пуска устройства, первый-четвертый выходы блока синхронизации соединены соответственно с первым-четвертым входами синхронизации блока микропрограммного управления, первый и четвертый выходы блока синхронизации соединены соответственно с первым и вторым входами синхронизации блока управления обменом, третий и четвертый выходы блока синхронизации соединены соответственно с первым и вторым входами. синхронизации блока прерывания, первая и вторая группы выходов микроопераций блока микропрограммного управления соединены соответственно с группой входов микроопераций блока управления обменом и блока прерывания, первыйвЂ” шестой выходы третьей группы выходов мнкроопераций блока микропрограммного управления соединены соответственно с входами управления записью регистра выдачи, счетчика адреса, счетчика команд, буферного регистра, счетчика выборки, счетчика циклов, седьмой вЂ” десятый выходы третьей группы выходов микроопераций блока микропрограммного управления соединены соответственно со счетными входами счетчика адреса, счетчика команд, счетчика выборки и счетчика циклов, одиннадцатый вЂ” двадцатый выходы третьей группы выходов микроопераций блока микропрограммного управления соединены соответственно с вторым входом блока синхронизации, входом выборки коммутатора команд, управляющим входом постоянного запоминающего блока команд, первым, вторым управляющими входами оперативного запоминающего блока, первым, вторым управляющими входами коммутатора информации, управляющими входами первого, второго и третьего блоков магистральных элементов, двадцать первый вЂ” двадцать пятый выходы третьей группы выходов микроопераций блока микропрограммного управления соединены соответственно с первым вЂ” четвертым входами коммутатора управляющих сигналов и выходом требования непосредственного доступа устройства, выходы счетчика команд и счетчика адреса соединены соответственно с первым и вторым информационными входами коммутатора команд, первый выход блока управления обменом соединен с первым управляющим входом блока микропрограммного управления, второй управляющий выход бло° ка микропрограммного управления соединен с первым управляющим входом блока управления обменом и выходом конца обмена устройства, адресные входы постоянного запоминающего блока команд и оперативного запоминающего блока через шину адреса соединены с выходами коммутаторов команд и адреса, группа выходов буферного регистра соединена с третьей группой информационных входов коммутатора информации, выход счетчика циклов соединен с вторым управляющим входом блока микропрограммного управления, выход регистра выдачи соединен. с информационными входами первого и второго блока магистральных элементов, входы обращения и записи устройства соединены соответственно

1129601 с пятым и шестым входами коммутатора управляющих сигналов, первый выход которого соединен с первым управляющим входом центрального запоминающего блока, второй управляющий вход которого соединен с вторым и третьим выходами коммутатора управляющих сигналов, выход счетчика выборки, кроме младшего разряда, соединен с входом третьего блока магистральных элементов, младший разряд шины адреса соединен с четвертым информационным входом блока микропрограммного управления и с третьим управляющим входом коммутатора информации, причем блок управления обменом содержит элементы И, элемент ИЛИ, регистр, триггер разрешения и триггер запрета, элементы И-НЕ, первый вход синхронизации блока соединен с первыми входами первого, второго и третьего элементов И-НЕ, второй вход синхронизации блока соединен с первым входом четвертого элемента И-НЕ и входом синхронизации регистра, первый вход группы входов микроопераций блока соединен с первым входом элемента ИЛИ, второй вход вЂ” с первыми входами первого и второго элементов И, третий и четвертый входы вЂ” с вторыми входами первого и второго элементов И-HE ïåðâûé и второй управляющие входы блока соединены соответственно с вторыми входами четвертого элемента И-HE и первого элемента И, выход которого соединен с вторым входом элемента ИЛИ, информационный вход блока соединен с вторым входом второго элемента И, выход которого соединен с третьим входом элемента ИЛИ и первым информационным входом регистра, выход элемента ИЛИ соединен с вторым информационным входом регистра. первый яыхоп которого является первым выходом блока, второй выход регистра соединен с вторым входом третьего элемента И-НЕ и вторым выходом блока управления обменом, выходы третьего и четвертого элементов И-НЕ соединены соответственно с инверсными единичным и нулевым входами тригг ера разрешения, выход которого является третьим выходом блока, выходы первого и второго элементов И-.НЕ соединены соответственно с инверсными единичным и нулевым входами триггера запрета, выход которого соединен с третьим входом второго элемента И.

2. Устройство по п. 1, о т л ивЂ” ч а ю щ е е с я тем, что блок микро программного управления содержит блок памяти микрокоманд, регистр адреса, первый коммутатор, второй коммутатор, коммутатор адреса, мультиплексор логических условий, четырнадцать элементов И, два элемента И-НЕ, элемент ИЛИ-НЕ, элемент HF и регистр микроопераций, причем первый информационный вход блока .

1 микропрограммного управления соединен с первым информационным входом мультиплексора логических условий, первый управляющий разряд первого информационного входа блока микропрограммного управления соединен с первым входом первого элемента И-НЕ, второй и третий управляющие разряды первого информационного входа блока микропрограммного управления соединены соответственно с первым и вторым информационным входами первого коммутатора, четвертый и пятый управляющие разряды первого информационного входа блока микро- . программного управления соединены соответственно с первым и вторым информационными входами второго коммутатора, второй информационный вход блока микропрограммного управления соединен с первым информационным входом коммутатора адреса, выход которого соединен с информационным входом регистра адреса, третий информационный и первый управляющий входы блока микропрограммного управления соединены соответственно с вто. рым информационным входом мультиплексора логических условий и первым входом элемента ИЛИ-НЕ, второй управляющий вход блока микропрограммного управления соединен с инверсным входом второго элемента И-HE выход которого соединен с первым входом первого элемента И, первый вход синхронизации блока микропрограммного управления соединен с первыми входами второго и третьего элементов И, второй вход синхронизации блока микропрограммного управления соединен с вторым входом первого элемента И, выход которого

-соединен с входом синхронизации регистра адреса, третий вход синхронизации блока микропрограммного управления соединен с первыми входами четвертого, пятого и шестого элементов И, четвертый вход синхронизации л

1129601 блока микропрограммного управления соединен с первыми входами седьмого « четырнадцатого элементов И, с вто рым входом первого элемента И-НЕ и входом синхронизации регистра микроопераций, первый, второй и третий выходы которого соединены соответственно с первым, вторым управляющими выходами и первой группой выходов микроопераций блока микропрограммно-. го управления, четвертый выход регистра микроопераций соединен с прямым и инверсным управляющими входами коммутатора адреса, первой группой выходов микроопераций блока микропрограммного управления и элементом НЕ, выход которого соединен с второй группой выходов микроопераций блока микропрограммного управления, пятый выход регистра микроопераций соединен с вторым входом элемента ИЛИ-НЙ, выход которого соединен с вторым входом восьмого элемента И, шестой вЂ” девятый выходы регистра микроопераций соединены с второй группой выходов микроопераций блока микропрограммного управления, десятый выход регистра микроопераций соединен с второй группой выходов микроопераций блока микропрограммного управления и вторым входом шестого элемента И, одиннадцатый - пятнадцатый выходы регистра микроопераций соединены соответственно с вторыми входами второго, седьмого, девятого,.десятого и третьего эле ментов И, шестнадцатый выход регистра микроопераций соединен с третьим вхоцом восьмого элемента И и третьей группой выходов микроопераций блока микропрограммного управления, первый выход группы выходов регистра микрооцераций соединен с вторыми входами четвертого и пятого элементов И, второй - пятый выходы группы выходов регистра микроопераций соединены соответственно с вторыми входами одиннадцатого - четырнадцатого элементов И, шестой и

Изобретение относится к вычислительной технике и мошет найти приме-, нение при построениИ периферийных седьмой выходы группы выходов регистра микроопераций соединены соответственно с прямым входом второго элемента И-НЕ и третьим входом первого элемента И-НЕ, восьмой выход группы выходов регистра микроопараций соединен с первыми управляющими . входами первого и второго коммутаторов, девятый выход группы выходов регистра микроопераций соединен с вторыми управляющими входами первого и второго коммутаторов, выход регистра адреса соединен с входом блока памяти микрокоманд, первый и второй выходы которого соединены с первой группой выходов микроопераций блока микропрограммного управления, второй выход блока памяти микрокоманд, кроме того, соединен с первым входом регистра микроопераций, третий вЂ” шестой выходы блока памяти микрокоманд соединены соответственно с вторым вЂ” пятым входами регистра микроопераций, седьмой и восьмой выходы блока памяти микрокоманд соединены соответственно с управляющим и третьим информационным входамн мультиплексора логических условий, выход модифицируемого разряда адреса которого соединен с входом модифицируемого разряда адреса второго информационного входа коммутатора адреса, девятый выход блока памяти микрокоманд соединен с входом немодифицируемых разрядов адреса второго информационного входа коммутатора адреса, четвертый информационный вход блока микропрограммного управления соединен с инверсным и прямым входами четвертого, пятого элементов И соответственно, семнадцатый вЂ” двадцать четвертый выходы регистра микроопераций, выходы второго вЂ” четырнадцатого элементов И, выход первого элемента И-НЕ, выходы первого и второго коммутаторов соединены с третьей группой выходов микроопераций блока микропрограммного управления.

2 процессоров иерархических вычислительных систем в качестве устройств управления и обмена данными.

11296

Известно микропрограммное устройство сопряжения, содержащее блок управления, регистры, блок синхронизации, коммутатор, счетчик (1j.

Недостатком указанного устройства являются ограниченные функциональные возможности, обусловленные тем, что устройство. позволяет вести обмен информацией только с одним источником. 10

Наиболее близким к предлагаемому по технической сущности и достигаемому результату является устройство для сопряжения цифровой вычислительной машины с периферийными устройст- 15 вами, содержащее блок усилителей сигналов связи с цифровой вычислительной машиной, группа входов-выходов которого соединена с первой группой входов-выходов устройства, блок уси- 20 лителей сигналов связи с периферийчыми устройствами, группа входов-выходов которого соединена с второй группой входов-выходов устройства, дешифратор, первый и второй выходы 25 которого соединены соответственно с первыми входами блока управления обменом и сдвиговэго регистра, первый и второй коммутаторы, блок вьдачн прерывания, блок формирования четнос З0 ти, первый и второй триггеры, причем первый вход дешифратора соединен с первым выходом блока усилителей сигналов связи с цифровой вычислительной машиной, первый вход и второй, третий и четвертый выходы которого соединены соответственно с первым выходом и вторым входом блока управления обменом и первыми входами первого и второго триггеров, третий 40 вход блока управления обменом и первые входы первого коммутатора и блока выдачи прерывания соединены с первым выходом блока усилителей сигналов связи с периферийными устройст- 45 вами, второй выход которого соединен с вторым входом первого коммутатора и четвертым входом блока управления обменом, вторым выходом соединенного с вторым входом сдвигового регистра, первый выход которого соединен с первым входом блока формирования четности, выход которого соединен с первым входом блока усилителей сигналов связи с периферийными устройствами, третий выход которого соединен с вторым входом блока формирования четности и пятым входом блока

01 4 управления обменом, второй и третий входы вЂ” соответственно с третьим и четвертым выходами блока управления обменом, четвертый выход вЂ” с третьими входами блока формирования четности и сдвигового регистра, четвертый вход, пятый и шестой выхо- . ды вЂ” соответственно с выходом второго триггера, четвертым входом сдвигового регистра и третьим входом первого коммутатора, четвертый вход которого соединен с третьим выходомдешифратора, четвертым выходом соединенного с вторыми входами первого и второго триггеров, выход первого триггера соединен с вторым входом блока выдачи прерывания и пятым входом первого коммутатора, выход и первый и второй входы второго комму татора соединены соответственно с вторым входом дешифратора и пятым входом сдвигового регистра, вторым выходом сдвигового регистра и пятым выходом дешифратора, а вход-выходвЂ” с выходами первого коммутатора и блока вьдачи прерывания и третьим входом блока усилителей сигналов связи с цифровой вычислительной машиной f2 ).

Недостатками указанного устройства являются низкая скорость обмена данными и узкая область применения устройства.

Низкая скорость обмена данными обусловлена следующим.

Собственно обмену данными предшествует фаза подготовки обмена, т.е. перед каждои "порцией" данных идет управляющее слово, определяющее время входа в обмен (Ть„). После окончания собственно обмена, осуществляемого в течение времени То, происходит восстановление исходного состояния устройства, которое соответствует времени выхода из обмена (Т ы„). Таким образом, время обмена определяется по формуле

Тобм Т ах+То+Т&ы (При многократной реализации циклов обмена данными для каждого слова данных требуются дополнительные непроизводительные затраты времени, связанные с входом в обмен и выходом иэ него. Очевидно, что это существен. но снижает скорость обмена, особенно при обмене большими массивами данных.

Узкая область применения устройства обусловлена тем, что оно может

112960i осуществлять только функции непосредственного обмена данными между центральным и периферийными процессорами. Для реализации функции управления обработкой данных в устройство должны быть введены специальные технические средства, однако они отсутствуют. Это не позволяет гибко перераспределять средства и ресурсы системы в целом. Невозможность. реализации с помощью известного устройства сложных функций управления не позволяет инициировать проверку функционирования устройства, а также осуществлять обработку прерываний различных классов.

Цель изобретения вЂ” увеличение скорости обмена данными и расширение области применения устройства путем

20 осуществления буферизации транслируемых данных и реализации алгоритмов обмена с помощью аппаратно-микропрограммных средств.

Поставленная цель достигается тем, 25 что в микропрограммное устроиство для управления и обмена данными, содержащее коммутатор команд, коммутатор адреса, блок управлейия обменом, блок прерываний, регистр выдачи, буферный регистр, шину адреса, шину данных, причем информационный вход регистра выдачи, группы входов кода прерываний и кода маски блока прерываний через шину данных соединены с входомвыходом периферийного устройства, а первая группа информационных входов коммутатора адреса образует вход признака направления обменом устройства, группа информационных входов блока прерываний образует вход тре- 40. бования прерываний и обмена устройства, вторая группа информационных входов коммутатора адреса соединена с группой информационньгх вьходов блока прерываний, первый выход блока 45 управления обменом соединен с входом признака фиксированного адрес.а блока прерываний и с разрешающими входами коммутаторов команд и адреса, группы выходов которых через шину адреса 50 соединены с соответствующей группой ,входов младших разрядов буферного регистра, входы старших разрядов которого соединены с группой выходов маскирующих разрядов блока прерываний, группа адресных входов которого через шину адреса соединена с группой соответствующих выходов ком. мутаторов адреса и команд, выход наличия прерываний блока прерываний соединен с входом прерывания блока управления обменом, вход требования обмена которого входит в группу входов греоования прерываний и обмена устройства, второй выход блока управ. ления обменом соединен с входом выборки коммутатора адреса, третий выход блока управления обменом является выходом разрешения. обмена устройства, введены постоянный запоминающий блок команд, оперативный запоминающий блок, центральный оперативный запоминающий блок, блок микропрограммного управления, блок синхронизации, коммутатор управляющих сигналов, коммутатор информации, счетчик команд, счетчик адреса, счетчик выборки, счетчик циклов, три блока магистральных элементов, центральная шина адреса и центральная шина данных, причем первый информационный вход блока микропрограммного управления образует вход логических условий устройства, группа информационных выходов коммутатора информации, постоянного запоминающего блока команд, информационных входов-выходов оперативного запоминающего блока, информационных входов счетчиков команд, адреса, . выборки и циклов, вторая группа информационных входов и третий информационный вход блока микропрограммного управления через шину данных соедине-. ны с входами-выходами периферийного устройства, первая группа выходов блока микропрограммного управления образует выход внешних микроопераций устройства, первая и вторая группы информационных входов-выходов центрального оперативного запоминающего блока, первая группа информационных входов коммутатора информации и соединенная с ней группа выходов первого блока магистральных элементов, вторая группа информационных входов коммутатора информации и соединенная с ней группа выходов второго блока магистральных элементов через центральную шину данных соединены с входом-выходом центрального процессора, группа адресных входов центрального оперативного эапоминаюIver о блока через центральную шину адреса соединена с группой выходов третьего блока магистральных элемен8

1129601

7 тов и с группой адресных выходов центрального процессора, первый вход блока синхронизации является входом пуска устройства, первый . вЂ” четвертый выходы блока синхронизации сое- 5 динены соответственно с первым вЂ” четвертым входами синхронизации блока микропрограммного управления, первый и четвертый выходы блока синхронизации соединены соответственно с первым и вторым входами синхронизации блока управления обменом, третий и четвертый выходы блока синхронизаЦии соединены соответственно с первым и вторым входами синхронизации блока прерывания, первая и вторая группы выходов микроопераций блока микропрограммного управления соединены соответственно с группой входов микроопераций блока управления об- 20 меном и блока прерывания, первый шестой выходы третьей группы выходов микроопераций блока микропрограммного управления соединены соответственно с входами управления записью реги"тра выдачи, счетчика адреса, счетчика команд, буферного регистра, счетчика выборки, счетчика циклов, седьмой вЂ” десятый выходы третьей группы выходов микроопера- 30 ций блока микропрограммного управления соединены соответственно со счетными входами счетчика адреса, счетчика команд, счетчика выборки и счетчика циклов, одиннадцатыйвЂ” двадцатый выходы третьей группы выходов микроопераций блока микропрограммного управления соединены соответственно с вторым входом блока синхронизации, входом выборки комму- 40 татора команд, управляющим входом постоянного запомийающего блока команд, первым, вторым управляющими входами оперативного запоминающего блока, первым, вторым управляющими 45 входами коммутатора информации, управляющими входами первого, второго и третьего блоков магистральных элементов, двадцать первый вЂ” двадцать пятый выходы третьей группы выходов 50 микроопераций блока микропрограммного управления соединены соответственно с первым вЂ” четвертым входами коммутатора управляющ.rx сигналов и выходом требования непосредственно-55 го доступа устройства,, выходы счетчика команд и счетчика адреса соединены соответственно с первым и вторым информационными входами коммутатора команд, первый выход блока управления обменом соединен с первым управляющим входом блока микропрограммного управления, второй управляющий выход блока микропрограммного управления соединен с первым управляющим входом блока управления обменом и выходом конца обмена устройст-. ва, адресные входы постоянного запоминающего блока команд и оперативно-. го запоминающего блока через шину адреса соединены с выходами коммутаторов команд и адреса, группа выходов буферного регистра соединена с третьей группой информационных входов коммутатора информации, выход счетчика циклов соединен с вторым управляющим входом блока микропрограммного управления, выход регистра выдачи соединен с информационными входами первого и второго блока магистральных элементов, входы обращения и записи устройства соединены соответственно с пятым и шестым входами коммутатора управляющих сигналов, первый выход которого соединен с первым управляющим входом центрального запоминающего блока, второй управляющий. вход которого соединен с вторым и третьим выходами коммутатора управляющих сигналов, выход счетчика зыборки, кроме младшего разряда, соединен с ъходом третьего блока магистральных элементов, младший разряд шины адреса соединен с четвертым информационным входом блока микропрограммно"

ro управления и с третьим управляющим входом коммутатора информации.

Блок управления обменом содержит первый и второй элементы И, элемент ИЛИ, регистр, первый вЂ” четвертый элементы И-НЕ, триггер разрешения и триггер запрета, причем первый вход синхронизации блока управления обменом соединен с первыми входами первого, второго и третьего элементов И-НЕ, второй вход синхронизации блока управления обменом соединен с первым входом четвертого элемента И-НЕ и входом синхронизации регистра, первый вход группы входов микроопераций блока управления обменом соединен с первым входом элемента ИЛИ, второй вход группы входов микроопераций блока управления обменом соединен с первыми входами перво го и второго элементов И, третий

11296

9 и четвертый входы группы входов микI раопераций блока управления обменом соединены соответственно с вторыми входами первого и второго элементов И-НЕ, первый и второй управляю- 5 щие входы блока управления обменом соединены соответственно с вторыми входами четвертого элемента И-НЕ и первого элемента И, выход которого соединен с вторым входом элемен- 10 та ИЛИ, информационный вход блока управления обменом соединен с вторым входом второго элемента И, выход которого соединен с третьим входом элемента ИЛИ и первым информационным входом регистра, выход элемента ИЛИ соединен с вторым информационным входом регистра, первый выход которога является первым выходом блока управления обменом, второй выход ре- 20 гистра соединен с вторым входом третьего элемента И-HE и вторым выходам блока управления обменом, выходы третьего и четвертого элементов И-НЕ соединены соответственно 25 с инверсными единичным и нулевым входами триггера разрешения, выход которого является третьим выходом блока управления обменом, выходы перaoão и второго элементов И-НЕ сое-gp дикены соответственно с инверсными единичньм и нулевым входами тригвЂ” гера запрета, выход которого соединен с третьим входом второго элемен".à И. 35

Кроме того, блок микропрограммного управления содержит блок памяти микракаманд, регистр адреса, первый коммутатор, второй коммутатор, коммутатор адреса, мультиплексор логи- 4

«еских условий, четырнадцать элемен оа И, два зле лектл И-НЕ, элемент ИЛ4-.НЕ, элемент НЕ и регистр микроопераций„ причем первый информационный вход блока микропрограммно-45 га управления соединен с первым информационным входом мультиплексора логических условий, первый управляющий разряд первого информационнога входа блока микропрограммного 0 управления соединен с первым входом первого элемента И-НЕ, второй и третий управляющие разряды первого информационного входа блока микропрограммного управления соединены соответственно с первым и вторым информационными входами первого коммутатора, четвертый и пятый управляющие разряды первого информациакного входа блока микропрограммного управления соединены соответственно первым и вторым информационными входами второго коммутатора, второй икформаIJHohHblH вход блока микропрограммкаго управления соединен с первым информационным входом коммутатора адреса, выход которого соединен с информационным входом регистра адреса, третий информационный и первый управляющий входы блока микропрограммного управления соединены соответственно с вторым информационным входом мультиплексора логических условий и первым входом элемент- ИЛИ-НЕ, второй управляющий вход блока микропрограммного управления соединен с инверсным входом второго элемента И-НЕ, выход которого соединен с первым входом первого элемента И, первый вход синхронизации блока микропрограммного управления соединен с первыми входами второго и третьего элементов И, второй вход синхронизации блока микропрограммного управления соединен с вторым входом первого элемента И, выход которого соединен с входом синхронизации регистра адреса, третий вход сикхранизации блока микропрограммного управления соединен с первыми входами четвертого, пятого и шестого элементов И, четвертый вход синхронизации блока микропрограммного управления соединен с первыми входа- . ми седьмого вЂ” четырнадцатого элементов И, с вторым входом первого элемента И-НЕ и входом синхронизации регистра микроопераций, первый, второй и третий выходы которого соединены соответственно с первым, вторым управляющими выходами и первой группой выходов микраопераций блока микропрограммного управления, четвертый выход регистра микроопераций соединен с прямым и инверсным управляющими входами коммутатора адреса, первой группой выходов микроопераций блока микропрограммного управления и входом элемента НЕ, выход которого соединен с второй группой выходов микроопераций блока микропрограммного управления, пятый выход регистра микроопераций соединен с вторым входом элемента ИЛИ-НЕ, выход которого соединен с вторым входом восьмого элемента И, шестой1129601

12 девятый выходы регистра микроопераций соединены с второй группой выходов микроопераций блока микропрограммного управления, десятый выход регистра микроопераций соединен 5 с второй группой выходов микроопераций блока микропрограммного управления и вторым входом шестого элемента И, одиннадцатый вЂ” пятнадцатый выходы регистра микроопераций соединены соответственно с вторыми входами второго, седьмого, девятого, десятого и третьего элементов И, шестнадцатый выход регистра микроопераций соединен с третьим входом 15 восьмого элемента И и третьей группой выходов микроопераций блока микропрограммного управления, первый выход группы выходов регистра микроопераций соединен с вторыми входами 20 четвертого и пятого элементов И, второй вЂ” пятый выходы группы выходов регистра микроопераций соединены соответственно с вторыми входами одиннадцатого вЂ” четырнадцатого эле- 25 ментов И, шестой и седьмой выходы группы выходов регистра микроопераций соединены соответственно с прямым входом второго элемента И-НЕ и третьим входом первого злемен- ЗО та И-НЕ, восьмой выход группы выходов регистра микроопераций соединен с первыми управляющими входами первого и второго коммутаторов, девятый выход группы выходов регистра микроопераций соединен с вторыми управляющими входами первого и второго коммутаторов, выход регистра адреса соединен с входом блока памяти микрокоманд, первый и второй выходы 4() которого соединены с первой группой выходов микроопераций блока микропрограммного управления, второй выход блока памяти микрокоманд, кроме того, соединен с первым входом ре- 45 гистра микроопераций, третий вЂ” шестой выходы блока памяти микрокоманд соединены соответственно с вторымвЂ” пятым входами регистра микроопераций, седьмой и восьмой выходы блока памяти микрокоманд соединены соответственно с управляющим и третьим информационным входами мультиплексора логических условий, выход модифицируемого разряда адреса которого соединен с входом модифицируемого разряда адреса второго информационного входа коммутатора адреса, девятый выход блока памяти микрокоманд соединен с входом немодифицируемых разрядов адреса второго информационного входа коммутатора адреса, четвертый информационный вход блока микропрограммного управления соединен с инверсным и прямым входами чет-, вертого, пятого элементов И соответственно, семнадцатый вЂ” двадцать четвертый выходы регистра микроопераций, выходы второго вЂ” четырнадцатого элементов И, выход первого элемента И-НЕ, выходы первого и второго коммутаторов соединены с третьей группой выходов микроопераций блока микропрограммного управления.

Сущность изобретения состоит . в управлении скоростью обмена данными и расширении области применения устройства на основе осуществления буферизации транслируемой информации в оперативной памяти, реализации алгоритмов обработки обычных (медленных) и быстрых прерываний с помощью специальных аппаратно-микропрограммных средств, возможностью инициализации непосредственного группового об- мена данными и организации проверки функционирования как со стороны периферийного, так и со стороны централь. ного процессора.1

Изобретение реализуется путем введения следующих новых элементов и сья. эей.

Введение постоянного запоминающего блока (ПЗБ) команд, счетчика команд и обусловленных ими связей позволяет хранить команды и константы основной программы, а также осуществлять адресацию ячеек памяти ПЗБ при реализации основной программы.

Введение центральной шины данных, центрального оперативного запоминающего блока, счетчика выборки и счетчика циклов и обусловленных ими связей позволяет храни"ь данные центрального процессора и осуществлять непосредственный доступ к данным, находящимся в центральном оперативном запоминающем блоке, с последующей записью в оперативный запоминающий блок.

Введение оперативного запоминающего блока (ОЗБ), счетчика адреса и обусловленных ими связей позволяет осуществлять хранение данных при работе операционного блока, а также

1129601

14 производить адресацию ячеек памяти

ОЗБ.

Введение блока микропрограммного управления и обусловленных им связей позволяет реализовать функции управления обработкой данных операционным блоком.

Введение блока синхронизации, коммутатора управляющих сигналов, коммутатора информации, первого, второго и третьего блока магистральных элементов и обусловленных ими связей позволяет управлять и синхронизировать работу устройства четырьмя последовательностями тактовых

10 импул ьс о в .

На фиг. 1 представлена функциональная схема предлагаемого микропрограммного устройства для управления и обмена данными; на фиг..2 вЂ” 20 функциональная схема блока микровЂ” программного управления (БМУ); на фиг. 3 вЂ” функциональная схема блока прерываний; на фиг. 4 вЂ” функциональная схема блока управления обменом 25 (БУО) на фиг. 5 вЂ” функциональная схема блока синхронизации; на фиг. 6 вЂ” функциональная схема коммутатора управляющих сигналов; на фиг. ? вЂ” функциональная схема коммутатора команд; на фиг. 8 вЂ” функциональная схема коммутатора адреса; на фиг. 9 вЂ” функциональная схема коммутатора информации.

Микропрограммное устройство для 35 управления и обмена данными содержит

ПЗБ 1, ОЗБ 2, центральный оперативный запоминающий блок (ЦОЗБ) 3, БМУ 4, блок 5 прерываний, БУО 6, блок 7 синхронизации, коммутатор 8 40. управляющих сигналов, коммутатор 9 команд, коммутатор 10 адреса, коммутатор 1 L и н ф о р м а ц ии, счетчик 12 команд, счетчик 13 адреса, счетчик 14 выборки, счетчик 15 циклов, ре- 15 гистр 16 выдачи, буферный регистр 17, первый блок 18 магистральных элементов, второй блок 19 магистральных элементов, третий блок 20 магистральных элементов, шину 21 данных, 50 шину 22 адреса, центральную шину 23 данных, центральную шину 24 адреса, вход 25 пуска устройства, вход 26 признака направления обменом устройства, вход 27 логических условий 5s устройства, вход 28 адреса устройства, группу 29 входов требований прерываний и обмена устройства, вход 30 требований ооменов группы 29 входов требований прерываний и обмена, вход 31 обращения устройства, вход 32 записи устройства, вход-выход 33 устройства, группу 34 входоввыходов устройства, выход 35 внешних микроопераций устройства, выход 36 конца обмена устройства, выход 37 разрешения обмена устройства, выход 38 требования непосредственного доступа устройства.

На фиг. 1 показаны также входвыход 39.1 первого полуслова ЦОЗБ 3, вход-выход 39,2 второго полуслова

ЦОЗБ 3, первая группа 40 выходов микроопераций БМУ 4, вторая группа 41 выходов микроопераций БМУ 4, третья группа 42 выходов микроопераций БМУ 4, содержащая выход 42 ° 1 микрооперации конца работы, выход 42.2 микрооперации управления записью информации в регистр 16 выдачи, выход 42.3 микрооперации разрешения выдачи кода счетчика 12 команд, выход 42.4 микрооперации провЂ” движения содержимого счетчика 13 .адреса, выход 42.5 микрооперации управления записью информации счетчика 13 адреса, выход 42,6 микрооперации продвижения содержимого счетчика !2 команд, выход 42.7 микрооперации управления записью информации счетчика 12 команд, выход 42.8 микрооперации обращения к ПЗБ 1, выход 42.9 микрооперации признака записи в ОЗБ 2, выход 42. 10 микрооперации обращения к ОЗБ 2, выход 42. 11 микрооперации управления записью информации в буферный регистр 17, выход 42.12 трехразрядной микрооперации управления коммутатора 11 информации, выход 42.13 микрооперации доступа к шине 21 данных, выход 42.14 микрооперации управления первым блоком 18 магистральных элементов, выход 42.15 мнкрооперации управления вторым блоком 19 магистральных элементов, выход 42,16 микроопераций обращения к ЦОЗБ .3, выход 42 ° 17 микрооперации признака записи первого полуслова в ЦОЗБ 3, выход 42.18 микрооперации управления коммутатором 8 управляющих сигналов, выход 42.19 микрооперации признака записи второго полуслова в ЦОЗБ 3, выход 42.20 микрооперации продвижения содержимого счетчика 14 выборки, выход 42.21 микрооперации управления

112960 записью информации счетчика 14 выборки, выход 42.22 микрооперации продвижения содержимого счетчика 15 цик- . лов, выход 42.23 микрооперации управления записью информации счетчика 15 циклов, выход 42.24 микрооперации управления третьим блоком 20 магистральных элементов, выход 43 наличия прерываний блока 5 прерываний, выход 44 кода фиксированных адресов 10 блока 5 прерываний, выход 45 маскирующих разрядов блока 5 прерываний, второй выход 46 БУО 6, первый выход 47 БУО 6, первый вЂ” четвертый вы- ходы 48.1 вЂ” 48.4 блока 7 синхрониза- 15 ции; первый 49, второй 50, третий 51 выходы коммутатора 8 управляющих сигналов, выход 52 счетчика 12 команд, выход 53 счетчика 13 адреса, выход 54 счетчика 15 циклов, вы- 20 ход 55 буферного регистра 17, выход 56 первого блока 18 магистральных элем нтов, выход 57 второго блока 19 магис-.ральных элементов, второй информационный вход 58 БМУ 4, 25 третий информационный вход 59 БМУ 4, вход 60 кода прерываний и вход 61 кода маски блока 5 прерываний, второй управляющий вход 62 блока 5 прерываний, младший разряд 63 шины 22 3g адреса. Вход 25 пуска устройства является первым входом блока 7 синхронизации, первый вЂ” четвертый 48.1

48.4 выходы которого соединены соответственно с первым вЂ” четвертым вхо- З дами синхронизации БМУ 4, первый 48.1 и четвертый 48.4 выходы блока 7 синхронизации соединены соответственно с первым 48.1 и вторым 48.4 входами синхронизации БУО 6, третий 48.3 и четвертый 48.4 выходы блока 7 синхронизации соединены соответственно с первым 48.3 и вторым 48.4 входами синхронизации блока 5 прерываний, вход 26 признака направления обмена устройства является первым информационным входом коммутатора 10 адреса, вход 21 логических условий устройства является первым информационным входом БМУ 4, первый управляющий выход которого является выходом 35 внешних микроопераций устройства, первая 40 и вторая 41 группы выходов микроопераций БМУ 4 соединены соответственно с группой входов микроопераций БУО 6 и блока 5 прерываний, первый вЂ” шестой выходы третьей группы 42 выходов микроопераций

БМУ 4 соединены соответственно: выход 42.2 - с входом управления записью регйстра 16 выдачи, выход 42.5 вЂ” с входом счетчика 13 адреса, выход 42.7 вЂ” с входом счетчика 12 команд, выход 42 ° 11 вЂ” с входом буферного регистра 17, выход 42.21 вЂ” с входом счетчика 14 выборки, выход 42.23 вЂ” с входом счетчика 15 циклов, седьмой вЂ” десятый выходы третьей группы 42 выходов микроопераций БМУ 4 соединены соответственно: выход 42.4 вЂ” со счетными входами счетчика 13 адреса, выход 42.6 вЂ” с входом счетчика 12 команд, выход 42.20 вЂ” с входом счетчика 14 выборки и выход 42.22 вЂ” с входом счетчика 15 циклов, одиннадцатый вЂ” двадцатый выходы третьей группы 42 выходов микроопераций БМУ 4 соединены соответственно: выход 42.1 вЂ” с вторым входом блока 7 синхронизации, выход 42.3 вЂ” с управляющим входом коммутатора 9 команд, выход 42.8 вЂ” с управляющим входом

ПЗБ 1, выходы 42.9, 42.10 вЂ” с первым и вторым управляющими входами ОЗБ 2, выходы.42.12 и 42.13 вЂ” с первым и вторым управляющими входами коммутатора 11 информации, выход 42.14 с управляющим входом первого 18, выход 42.15 вЂ” с управляющим входом второго 19 и выход 42.24 вЂ” с управляющим входом третьего 20 блоков магистральных элементов, двадцать первый вЂ” двадцать пятый выходы 42.1642.19 третьей группы 42 выходов микроопераций БМУ 4 соединены соответственно с первым вЂ” четвертым входами коммутатора 8 управляющих сигналов и выходом 38 требования непосредственного доступа устройства, выходы 52 и 53 счетчика 12 команд и счет- чика 13 адреса соединены соответственно с первым и вторым информационными входами коммутатора 9 команд, первый выход 47 БУО 6 соединен с входом признака фиксированного адреса блока 5 прерываний, входом разрешения коммутатора 10 адреса, первым управляющим входом БМУ 4 и входом разрешения коммутатора 9 команд, второй управляющий выход

БМУ 4 соединен с первым управляющим входом БУО 6 и выходом 36 конца обмена устройства, группа входов 29 требований прерываний и обмена устройства соединена с первым информа1129601

SO ционным входом блока 5 прерываний, первый информационный выход 44 которого соединен с вторым информационным входом коммутатора 10 адреса, вход 30 требований обменов группы входов 29 требований прерываний и обмена устройства соединен с информационным входом БУО 6, второй 46 и третий выходы которого соединены соответственно с входом выборки коммутатора 10 адреса и выходом 37- разрешения обмена устройства, шина 22 адреса соединена с адресными входавЂ” ми ПЗБ 1 и ОЗБ 2, вход-выход которого с шиной 21 данных, выход ПЗБ 1 соединен с шиной 21 данных, шина 22 адреса соединена с адресными входами 62 блока 5 прерываний и с младшими разрядами информационного входа буферного регистра 17, выход 55 которого соединен с третьим информационным входом коммутатора 11 информации, старшие разряды информационного входа буферного регистра 17 соединены с группой выходов 45 маскирующих разрядов блока 5 прерываний, выход 43 наличия прерывания которого соединен с входом. прерывания БУО 6, шина 21 данных:соединена с информационными входами счетчика 12 команд, счетчика 13 адреса, регистра 16 выдачи, счетчика 14 выборки и счетчика 15 циклов, выход 54 которого соединен с вторым управляющим входом

БМУ 4, шина 21 данных соединена с вторым 58 и третьим 59 информацивЂ” онными входами БМУ 4, входом 60 кода прерывания и входом 61 кода маски блока .5 прерываний, выход регистра 16 выдачи соединен с информационными входами первого 18 и второго 19 блока магистральных элементов, выховЂ” ды 56 и 57 которых соединены соответственно с первым и вторым информационными входами коммутатора 11 информации и центральной шиной 23 данных, первый 39.1 и второй 39.2 входы-выходы ЦОЗБ 3 соединены с центральной шиной 23 данных, входы обращения 31 и записи 32 устройства соединены соответственно с пятым и шестым входами коммутатора 8 управляювЂ” щих сигналов, первый выход 49 которого соединен с первым управляющим входом ЦОЗБ 3, второй управляющий вход которого соединен с вторым 50 и третьим 51 выходами коммутатора 8 управляющих сигналов, выход счетчи5

3S ка 14 выборки, кроме младшего разряда, через третий блок 20 магистральных элементов и центральную шину 24 адреса соединен с адресным входом центрального оперативного запомилающего блока 3, выход коммутатора 11 информации соединен с шиной 21 данных, вход 28 адреса устройства соединен с центральной шиной 24 адреса, младший разряд 63 шины 22 адреса соединен с четвертым информационным входом БМУ 4 и с третьим управляющим входом коммутатора 11 информации.

БМУ 4 (фиг, 2) содержит блок 64 памяти микрокоманд, регистр 65 адреса, регистр 66 микроопераций, коммутатор 67 адреса, первый 68 и второй 69 коммутаторы, мультиплексор 70 логических условий, четвертый 71, пятый 72, одиннадцатый 73, двенадцатый 74, тринадцатый 75, четырнадцатый 76, второй 77, шестой 78, седьмой 79, восьмой 80, девятый 81, десятый 82, третий 83 и первый 84 элементы И, второй 85 и первый 86 элементы И вЂ” НЕ, элемент ИЛИ-НЕ 87, элемент HE 88, На фиг. 2 обозначены также первый выход 89 микрооперации, третий 90, четвертый 91, второй 92, пятый 93 и шестой 94 выходы, седьмой выход 95 кода логических условий, восьмой выход 96 модифицируемого разряда адреса, девятый выход 97 немодифицируемых разрядов адреса блока 64 памяти микрокоманд, выход 98,1 элемента HE 88, шестой вЂ” десятый вьгходы 98,2 вЂ” 98,6 регистра 66 микроопераций соответственно, третий 99.1 и четвертый 99.2 выходы регистра 66 микроопераций, выход 100.1 (42.11) микрооперации управления записью информации буферного регистра 17, выход 100.2 (42.9) микрооперации признака записи информации в ОЗБ 2, выход 100.3 (42.7) микрооперации управления записью информации в счетчик 12 команд, выход 100 ° 4 (42.3) микрооперации регистра 66 микроопераций разрешения выдачи кода счетчика 12 команд, выход 100,5 (42.6) микрооперации продвижения содержимого кода счетчика 12 команд, выход 100.6 (42.5) микрооперации УпРавления записью информации в счетчик. 13 адреса, выход 100.7 (42.4) микрооперации продвижения содержимого кода

1129601

20 счетчика 13 адреса, выход 100.8 (42. 2) микрооперации управления записью регистра 16 выдачи, выход 100.9 (42.1)микрооперации конца работы. выход 100, 10 (42.8) микрооперации обращения к ПЗБ 1, выход 100. 11 (42.10) микрооперации обращения к ОЗБ 2, выход 100.12 (42.17) микрооперации признака записи первого полуслова в ЦОЗБ 3, выход 100.13 (42 ° 19) микрооперации признака записи второго полуслова в ЦОЗБ 3, выход 100.14 (42.20) микрооперации продвижения содержимого счетчика 14 выборки, выход 100.15 (42.21) микрооперации управления записью информации счетчика 14 выборки, выход 100.16 (42.22) микрооперации продвижения содержимого счетчика 15 циклов, выход 100.17 (42.23) микрооперации управления записью информации счетчика 15 циклов, выход 101.1 микрооперации регистра бб микроопераций управления первым блоком 18 магистральных элементов (выход 42.14

БМУ 4), выход 101.2 микрооперации регистра 66 микроопераций управления вторым блоком 19 магистральных элементов (выход 42.15 БМУ 4), выход 101.3 микрооперации регистра 66 микроопераций управления третьим блоком 20 магистральных элементов (выход 42,24 БМУ 4), выход 101.4 микрооперации регистра 66 микроопераций обращения к ЦОЗБ 3 (выход 42. 16

БМУ 4), выход 101.5 микрооперации регистра бб микроопераций управления коммутатора 8 управляющих. сигналов (выход 4?.18 БМУ 4), выход 101.6 микрооперации регистра 66 микроопераций требования непосредственного доступа (выход 38 устройства), выход 101.7 микрооперации регистра 66 микроопераций выдачи информации коммутатором 11 информации (выход 42.!3 БМУ 4), выход 101.8 трехразрядной микрооперации управления коммутагором 11 иннформации (вы, ход 42.12 БМУ 4), группа 102 выходов микроопераций регистра 66 микроопераций, содержащая вь ходы 102.1-102 ° 8 первый вЂ” пятый управляющие разряды 103.1-103.5 входа 27 БМУ 4 соответственно. Первый информационный вход 27 БМУ 4 соединен с первым информационным входом мультиплексора 7 логических условий. neDabdi управляющий разряд 103.1 первого информацион ного входа 27 БМУ 4 соединен с первым входом первого элемента И-НЕ 86, второй 103.2 и третий 103.3 управляющие разряды первого информационного входа 27 БМУ 4 соединены соответственно с первым и вторым информационными входами первого коммутатора 68, четвертый 103.4 и пятый 103.5 управляющие разряды первого информационного входа 27 БМУ 4 соединены соот-!

0 ветственно с первым и вторым информационными входами второго коммутато-. ра 69, второй информационный вход 58

БМУ 4 соединен с первым информационным входом коммутатора 67 адреса, !

5 выход которого соединен с информационным входом регистра 65 адреса, третий информационный 59 и первый управляющий 47 входы БМУ 4 соединены соответственно с вторым информационным

20 входом мультиплексора 70 логических условий и первым входом элемента ИЛИНЕ 87, второй управляющий вход 54

БМУ 4 соединен с инверсным входом второго элемента И-НЕ .85, выход которого соединен с первым входом первого элемента И 84, первый вход 48.1 синхронизации БМУ 4 соединен с первыми входами второго 77 и третьего 83 элемента И, второй вход 48.2 синхронизации БМУ 4 соединен с вторым входом первого элемента И 84, выход которого соединен с входом синхронизации регистра 65 адреса, третий вход 48.3 синхронизации БМУ 4 соединен с первыми входами четверто"

35 го 71, пятого 72 и шестого 78 элементов И, четвертый вход 48.4 синхронизации БМУ 4 соединен с первыми входами седьмого вЂ” четырнадцатого элемен40 тов И 79-82 73-76 с вторым входом

t Э первого элемента И-НЕ 86 и входом синхронизации регистра 66 микроопераций, первый, второй и третий 99. 1 выходы которого соединены соответственно с первым 35 и вторым 36 управляющими выходами и первой группой 40 выходов микроопераций БМУ 4, четвертый выход 99.2 регистра 66 микроопераций соединен с прямым и инверсным управляющими входами коммутатора 67 адреса, первой группой 40 выходов микроопераций БМУ 4 и входом элемента НЕ 88, выход 98.1 которого соеди" нен с втсрой группой 41 выходов микроопераций БМУ 4, пятый выход регистра микроопераций соединен с вторым входом элемента ИЛИ-HE 87, выход которого соединен с вторым входом

L восьмого элемента И 80, шестойвЂ”

1129601

10 девятый выходы 98.2 вЂ” 98.5 регистра 66 микроопераций соединены с второй группой 4 1 выходов микроопераций БМУ 4, десятый выход 98,6 регистра 66 микроопераций соединен 5 с второй группой 41 выходов микроопераций БМУ 4 и вторым входом шестого элемента И 78, одиннадцатый вЂ” пятнадцатый выходы регистра бб микроопераций соединены соответственно с вторыми входами второго 77, седьмого 79, девятого 81, десятого 82 и третьего 83 элементов И, шестнадцатый выход 100.4 регистра 66 микровЂ” операций соединен с третьим входом восьмого элемента И 80 и третьей группой 42 выходов микроопераций

БМУ 4, первый выход группы 102 выходов регистра бб микроопераций соединен с вторыми входами четвертого 71 и пятого ?2 элементов И, второй вЂ” пятый выходы 1О2.4-102.? группы 102 выходов регистра 66 микроопераций соединены соответственно с вторыми входами одиннадцатого вЂ” четырнадцатого элементов И 73-76, шестой 102.8 и седьмой 102.3 выходы группы 102 выходов регистра 66 микроопераций соединены соответственно с прямым входом второго элемента И-НЕ 85 и 30 третьим входом первого элемента И-HE 86, восьмой выход 102.2 груп. пы 102 выходов регистра 66 микроопераций соединен с первыми управляющими входами первого 68 и второвЂ” го 69 коммутаторов, девятый выход 102.1 группы 102 выходов регистра 66 микроопераций соединен с вторыми упра|эляющими входами первого 68 и второго 69 коммутаторов, выход 40, регистра 65 адреса соединен с входом блока 64 памяти микрокоманд, вЂ :eðâbIII 89 и второй 92 выходы которога соединены с первой группой 40 выходов микроопераций БМУ 4, второй выход 92 блока 64 памяти микрокоманд. кроме того, соединен с первым входом регистра 66 микроопераций, третий шестой выходы 90, 91, 93, 94 блока 64 памяти микрокоманд соединены соответственно с вторым вЂ” пятым входом регистра 66 микроопераций, седьмой 95 и восьмой 96 выходы блока 64 памяти микрокоманд соединены соответственно с управляющим и третьим информационным входами мультиплексора 70 логических условий, выход модифицируемого разряда адреса которого соединен с входом моцифицируемого разряда адреса второго информационного входа коммутатора 67 адреса, девятый выход 97 блока 64 памяти микрокоманд соединен с входом немодифицируемых разрядов адреса второго информационного входа коммутатора 67 адреса, четвертый информационный вход 63 БМУ 4 соединен с инверсным и прямым входами четвервЂ” того 71 и пятого 72 элементов И соответственно, семнадцатый 101.1 двадцать четвертый 101.8 выходы регистра 66 микроопераций, выходы соответственно 100.1, 100.8, 100.12, 100,13, 100.2, 100.3, 100.5-100.7, 100.14-100.17 второго вЂ” четырнадцатого элементов И 77,83,71,72,78-82, 73-76, выход 100.9 первого элеменвЂ” та И-НЕ 86, выходы 100.10 и 100,11 первого 68 и второго 69 коммутатора соединены с третьей группой 42 выходов микроопераций БМУ 4.

Блок 5 прерываний (фиг. 3) содержит регистр 104 прерываний, регистр 105 маски, регистр 106 фиксированного адреса, дешифратор 107, первый коммутатор 108, второй коммутавЂ” тор 109, первый элемент И 110, втовЂ” рой элемент И 111, третий элемент И 112 четвертый элемент И 113, пятый элемент И 114, первый 115 второй 116, шестой 117, пятый 118„ четвертый 119, третий !20 элементы И-НЕ, элемент HF 121

На фиг. 3 обозначены также первый 122,.второй 123, третий 124 выходы регистра 105 маски, первый 125, второй 126, третий 127, четвертый 128 выходы регистра 106 фиксированного адреса, выходы 129 и 130 соответственно четвертого 113 и пятого 114 элементов И, вход 131.1 микрооперации группы 41 входов микроопераций, соответствующий выходу 98.1 (фиг. 2), вход 131.2 микрооперации группы 41 входов микроопераций, соответствующий выходу 98.6 (фиг. 2), входы 131.3 вЂ” 131.6 микроопераций группы 41 входов микроопераций, соответствующие выходам 98.2 вЂ” 98,5 (фиг.2).

Входы требованиИ прерываний группы 29 входов требований прерываний и обмена блока S прерываний соединены с инверсными входами установки в единицу триггеров регистра 104 прерываний, первый выход регистра 104 прерываний соединен с йходом элемен24

1129601

23 та НЕ 121, выход которого соединен с первыми входами первого 115, второго 116, третьего 120 элементов И-НЕ и первого элемента И 110, второй выход регистра 104 прерываний 5 соединен с вторым входом первого элемента И-НЕ 115, выход которого

I соединен с вторым входом первого элемента И 110, вторым входом второго элемента И-НЕ 116, вторым вхо- 10 дом третьего элемента И-HE 120 и с первым входом четвертого элемента И-НЕ 119, третий выход регистра 104 прерываний соединен с третьим входом второго элемента И-НЕ 116, 15 выход которого соединен с первыми входами пятого 118 и шестого 117 элементов И-HE и с третьим входом третьего элемента И-НЕ 120, выход первого элемента И 110 соединен с вторым 20 входом шестого элемента И-НЕ 117, выход которого соединен с четвертым входом третьего элемента И-HE 120, вторым входом четвертого элемента И-HE 119, вторым входом пятого 25 элемента И-НЕ 118, четвертый выход регистра 104 прерываний соединен с третьим входом элемента И-НЕ 117, вход 47 признака фиксированного адреса блока 5 прерываний соединен с щ первым входом второго элемента И 111. выход которого соединен с первым входом регистра 106 фиксированного адреса, выходы пятого, четвертого и третьего элементов И-НЕ 118-120 соединены соответственно с вторымвЂ” четвертым входами регистра 106 фиксированного адреса, выход 125 регистра 106 фиксированного адреса соединен с первым входом третьего элемен- 40 та И 112, выход которого соединен с входом синхронизации дешифратора 107, первый вход 48.3 синхронизации блока 5 прерываний соединен с вторым входом третьего элемен- 45 та И 112, с первым и вторым входами первого 108 и второго 109 коммутаторов, выходы которых соединены соответственно с входами синхронизации регистра 104 прерываний и регистра 105 маски, второй вход 48.4 синхронизации блока 5 прерываний соединен с входом синхронизации регистра 106 фиксированного адреса, инверсные выходы дешифратора 107 соединены с инверсными входами установки в нуль триггеров регистра 104 преры-. ваний, второй выход 126 регистра 106 фиксированного адреса соединен с первым входом дешифратора 107 и с первым входом четвертого элемента И 113, третий выход 127 регистра 106 фиксированного адреса соединен с вторым входом дешифратора 107 и первым входом пятого элемента И 114, четвертый выход 128 регистра 106 фиксированного адреса соединен с выходами 43 наличия прерывания и 44 кода фиксированных адресов блока 5 прерываний, входы 131.3 и 131.4 микроопераций разрешения записи информации в регистр 104 группы 41 входов микроопераций соединены соответственно с третьим и четвертым входами первого коммутатора 108, входы 131.5 и 131.6 микроопераций разрешения записи информации в регистр 105 маски группы 4 1 входов микроопераций соединены соответственно с третьим и четвертым входами второго коммутатора 109, соответствующие разряды группы адресных входов 62 блока 5 прерываний соединены с пятыми входами первого 108 и второго 109 коммутаторов, вход 61 кода маски блока 5 прерываний соединен с информационным входом регистра 105 маски, первый выход 122 которого соединен с третьим входом первого элемента И-НЕ 115, второй 123 и третий 124 выходы регистра 105 маски соединены соответственно с четвертыми входами второго элемента ИНЕ 116 и шестого элемента И-НЕ 117, кроме того выходы 122- l24 регистра 105 маски образуют выход 45 маскирующих разрядов блока 5 прерываний, вход 131.2 микрооперации признака записи информации в ОЗБ 2 группы 41 входов микроопераций соединен с вторым входом второго эпемента И 111 и подключен к выходу 44 кода фиксиро ванного адреса блока 5. Вход 131.1 инверсного значения микрооперации конца команды группы 41 входов микроопераций соединен с вторыми входами четвертого 113 и пятого 114 элементов И, выходы 129 и 130 которых соединены с выходом 44 кода фиксированного адреса, вход 60 кода прерываний . блока 5 прерываний соединен с информационным входом регистра 104 прерываний.

БУО 5 (фиг. 4) содержит регистр 132, триггер 133 разрешения и триггер 134 запрета, второй элемент И 135 и первый элемент И 136, 25

1129601 третий 137, четвертый t38 второй 139 и первый 140 элементы И-HE элемент ИЛИ 141.

На фиг. 4 также обозначены первый 142.1, второй 142.2, четвер- 5 тый 142.3 и третий 142,4 входы группы 40 входов микроопераций БУО 6.

Первый вход 48.1 синхронизации

БУО 6 соединен с первыми входами первого 140, второго 139 и третьего 137 элементов И-НЕ, второй вход 48.4 синхронизации БУО 6 соединен с первым входом четвертого элемента ИНЕ 138 и входом синхронизации регистра 132, первый вход 142.1 группы 40 входов микраапераций БУО Ь соединен с первым входам элемента ИЛИ 141, второй вход 142.2 группы 40 входов микроапераций БУО 6 соединен с первывЂ” ми входами первого 136 и второго 135 20 элементов И, третий 142.4 и четвертый 142. 3 входы группы 40 входов микраопераций БУО 6 соединены соответственна с вторыми вхопами первого 140 и второго 139 элементов И-НЕ, 25 первый 36 и второй 43 управляющие входы БУО 6 соединены соответственно с вторыми входами четвертого элеменвЂ” та И-HF, 138 и первого элемента И 136, выход котарага соединен с вторым вхо-щ дом элемента ИЛИ 14 1, информацианвЂ” ный вход 30 БУО 6 соединен с вторым входом второго элемента И 135, выход которого соединен с третьим входом элемента KIN 141 и первым входом регистра 132, выход элемента ИЛИ 141 соединен с вторым входом регистра 132, первый выход которого является первым выходом 47 БУО 6, второй выход регистра 132 соединен с вторым 40, входом третьего элемента И-НЕ 137 и вторым выходом 46 БУО 6, выходы третьего 137 и четвертого 138 элементов И-НЕ соединены соответственно с инверсным единичным и нулевым входами триггера 133 разрешения, выход котарога соединен с третьим выходом 37 БУО 6. Выходы первого 140 и второго 139 элементов И-НЕ соединены соответственно с инверсными единичными и нулевым входами триггера 134 запрета, выход которого соединен с третьим входом второго элемента И 135, Блок 7 синхронизации (фиг. 5) содержит генератор 143 тактовых импульсов и триггер 144 пуска. Первый вход 25 блока ? синхронизации соединен с единичным входом триггера 144, единичный выход которого соединен с управляющим входом генератора 143 тактовых импульсов. Второй вход 42,1 блока 7 синхронизации соединен с нулевым входом триггера 144 ° Первый четвертый выходы генератора 143 тактовых импульсов соединены соответственно с первым вЂ” четвертым выходами 48. I-48.4 блока 7 синхронизации.

Коммутатор 8 управляющих сигналов (фиг. 6) содержит первый 145, второй 146 и третий 147 магистральные элементы, резистор 148, первую 149, вторую 150 и третью 151 шины.

Вход 42.16 обращения к ЦОЗБ 3 коммутатора 8 управляющих сигналов соединен с информационным входом первого магистрального элемента 145, вьгхад которого соединен через резистор 148 с источником питания и первой шиной 149, вход 42.17 признака записи первого полуслова и вход 42.19 признака записи второго полуслова в ЦОЗБ 3 коммутатора 8 управляющих сигналов соединены с информационными входами соответственно второго 146 и третьего 147 магистральных элементов, выходы которых соединены соответственно с второй t50 и третьей 151 шинами, вход 42.18 управлевЂ” ния коммутатора 8 управляющих сигнавЂ” лов соединен с управляющими входами первого 145, второго 146 и третьего 147 магистральных элементов, вход 31 обращения коммутатора 8 управляющих сигналов соединен с первои шиной 149, выход которой является первым выходом 49 коммутатора 8 управляющих сигналов, вход 32 записи камчутатара 8 управляющих сигналов соединен с второй 150 и третьей 151 шинами, выходы которых являются соответственно вторым 50 и третьим 5I выходами коммутатора 8 управляющих сигналов.

Коммутатор 9 команд (фиг. 7) содержит коммутатор t52, блок 153 магистральных элементов и элемент НЕ 154. Первый 52 и второй 53 информационные входы коммутатора 9 команд соединены соответственна с первым и вторым информационными входами коммутатора 152, выход которого соединен с информационным входом блока 153 магистральных лементов, управляющий вход 42.3 коммутатора 9 команд соединен с прямым и

1i 29601 инверсным входами коммутатора 152, вход 47 разрешения коммутатора 9 команд соединен с входом элемента НЕ 154, выход которого соединен с управляющим входом блока 153 маги- 5 стральных элементов, выход которого является выходЬм коммутатора 9 команд.

Коммутатор 10 адреса (фиг. 8) содержит коммутатор 155, блок 156 магистральных элементов, генератор 157 нуля. Вход 47 разрешения коммутатора 10 адреса соединен с управляющим входом блока 156 магистральных эле. ментов, выход которого является выхо- дом коммутатора 10 адреса, первый 26 и второй 44 информационные входы коммутатора 10 адреса соединены соответственно с входами младших разрядов первого и второго информационных входов коммутатора 155, выход генератора 157 нуля соединен с входами старших разрядов первого и второго информационных входов коммутатора 155, вход 46 выборки комму- 25 татора 10 адреса соединен с прямым и инверсным входами коммутатора 155, выход которого соединен с информационным входом блока 156 магистральных элементов. ЗО

Коммутатор 11 информации (фиг. 9) содержит мультиплексор 158, блок 159 магистральных элементов и коммутатор 160. Первый 56, второй 57 и третий 55 информационные входы коммутатора 11 информации соединены соответственно с первым, вторым и третьим информационным входами мультиплексора 158. Первый разряд первого трехразрядного управляющего входа 42 ° 12 4 коммутатора 11 информации соединен с первым управляющим входом мультиплексора 158, выход которого соединен с информационным входом блока 159 магистральных элементов, выход кото- рого является выходом коммутатора 11 информации. Второй разряд первого трехразрядного управляющего входа 42.12 коммутатора 11 информации соединен с первым информационным входом коммутатора 160, выход которого подключен к второму управляющему входу мультиплексора 158. Третий разряд первого трехразрядного управляющего входа 42.12 коммутатора 11 информации соединен с пряьым и инверсным управляющими входами коммутатора 160. Второй управляющий вход 42. 13 коммутатора 11 информации соединен с управляющим входом блока 159 магистральных элементов, а третий управляющий вход коммутатора 11 информации соединен с вторым информационным входом коммутатора 160.

Рассмотрим назначение блоков и элементов данного микропрограммного устройства для управления,и обмена данными.

ПЗБ 1 предназначен для хранения кодов операций команд, адресов и констант.

ОЗБ 2 предназначен для хранения данных, констрант, адресов и команд при тестировании.

БМУ 4 предназначен для хранения и выдачи микрокоманд по управлению внешними устройствами, например, операционными блоками, при выдаче внешних микроопераций на выход 35 устройства, а также для управления самим микропрограммным устройством в различных режимах функционирования (выдача микроопераций на выход 36

1устройства, группы 40-42 выходов

БМУ 4) .

Блок 5 прерываний предназначен для организации выхода на прерывание путем выдачи фиксированного адреса для выборки микропрограммы в зависимости от поступившего запроса на прерывание и кода маски, осуществляющего маскирование определенных разрядов кода прерываний.

БУО 6 служит для управления обменом данными в различных режимах функционирования устройства.

Блок 7 синхронизации предназначен для синхронизации работы устройства.

Коммутатор 9 команд предназначен для управления прохождением адресов с выходов счетчика 12 команд и счетчика 13 адреса на шину 22 адреса при выборке информации из ПЗБ 1 и ОЗБ 2 или записи информации в ОЗБ 2 в зависимости от режима работы устройства, а также при запоминании адресов в буферном регистре 17.

Коммутатор 10 адреса предназначен для передачи фиксированного адреса на шину 22 адреса для чтения (записи) нового (старого) слова состояния программы при прерывании или чтения команд по фиксированным адресам при обмене информацией с центральным устройством.

1129601

Коммутатор 11 информации предназначен для управления прохождением информации на шину 21 данных с выхода 55 буферного регистра 17, с центральной шины 23 данных в зависимости S от управляющих сигналов или с выходов 56 и 57 блоков 18 и 19 магистральных элементов.

Счетчик 12 команд предназначен для задания кода адреса при выборке информации из ПЗБ 1 и организации последовательного хода программы.

Счетчик 13 адреса предназначен для формирования кода адреса при выборке информации из ОЗБ 2 и модификации этого адреса увеличением его на единицу при необходимости.

Счетчик 14 выборки предназначен для формирования кода адреса при выборке информации из ЦОЗБ 3 и модификации этого адреса увеличением его на единицу при необходимости.

Счетчик 15 циклов предназначен для управления выборкой информации из ЦОЗБ 3, т.е. организует обмен заданным числом слов.

Регистр 16 выдачи предназначен для хранения информации при выдаче ее центральному устройству.

Буферный регистр 17 предназначен ЗО для временного хранения кода старого слова состояния программы при обработке прерывания, а также для хранения информации счетчика 13 адреса при приеме информации от 35 центрального устройства.

Первый 18 и второй 19 блоки магистральных элементов предназначены для осуществления подключения выхода регистра 16 выдачи к центральной 40, шине 23 данных.

Третий блок 20 магистральных элементов предназначен для подключения счетчика 14 выборки к центральной шине 24 адреса. 45

Вход 25 пуска предназначен для подачи сигнала, осуществляющего начало работы (включение) данного устройства.

Вход 26 предназначен для поступ- 50 ления кода, определяющего направление обмена с центральным устройством и адрес для чтения (записи) информации из ОЗБ 2„

Вход 27 логических условий предна-55 значен для поступления логических условий, например, от операционного блока процессора, а также управляющих сигналов по организации работы устройства.

Вход 28 адреса предназначен для поступления кода адреса ЦОЗБ 3 от центрального устройства, например от операционного блока центрального процессора.

Вход 29 предназначен для поступления требований прерываний и запроса (вход 30) на обмен информацией с центральным устройством.

Входы 3 1 и 32 предназначены для поступления сигналов признака обращения и записи в ЦОЗБ 3 соответственно.

Выход 35 предназначен для выдачи сигналов микроопераций для управления внешними устройствами, например, операционным блоком.

Выход 36 предназначен для передачи сигнала конца обмена информацией с центральным устройством.

Выход 37 предназначен для передачи сигнала на разрешение обмена информацией с центральным устройством.

Выход 38 предназначен для передачи сигнала требования непосредственного доступа к ЦОЗБ 3.

Рассмотрим функциональное назначение элементов и работу БМУ 4 (фиг.2).

Блок 64 памяти микрокоманд предназначен для хранения микропрограмм.

Регистр 65 адреса предназначен для записи кода адреса, по которому осуществляется выборка микрокоманды из блока 64 памяти.

Регистр 66 микроопераций предназначен для хранения операционной части микрокоманды, считанной из блока 64 памяти.

Коммутатор 67 адреса предназначен для коммутации кода операции (начального адреса микропрограммы) и кода адреса очередной микрокоманды в процессе выполнения микропрограммы. .Первый коммутатор 68 предназначен для формирования микрооперации обращения к ПЗБ 1 в зависимости от управляющих сигналов с входов 103,2 и 103.3 и сигналов с выходов 102. l и 102 ° -" группы !02 выходов регистра 66.

Второй коммутатор 69 предназначен для формирования микрооперации обращения к ОЗБ 2 в зависимости от управляющих сигналов на входах 103.4 и 103.5 и сигналов с выходов 102.1 и 102.2 °

1129601

Мультиплексор 70 логических условий предназначен для формирования значения модифицируемого разряда адреса очередной микрокоманды, поступающего с выхода 96 блока 64 памяти 5 и реализации логической функции

Z у а+у b. +у Ь + ° ° +укЬ„, о где Z вЂ” - выходнои сигнал мультиплексора 70ю у код с выхода 95 блока 64 о памяти, разрешающий прохождение адресного разряда ц с выхода 96 блока 64 памяти на выход мультиплексора 70 без изменений; у,...,ук вЂ” коды с выхода 95 блока 64

11 В памяти микрокоманд, предопределяющие прохождение на выход мультиплексора 70 одного из сигналов логических условий

Ь,...,Ь с входа 27 и 59

БМУ 4.

Первый элемент И-НЕ 86 предназначен для Формирования микрооперации конца работы предлагаемого устройства при поступлении сигналов с входов 103.1, 102.3 и 48.4 блока 4 микропрограммного управления.

Второй элемент И-НЕ 85 предназначен для формирования микрооперации 30 разрешения записи кода адреса микрокоманды в регистр 65 адреса.

Первый элемент И 84 формирует сигнал управления записью информации в регистр 65 адреса. 35

Второй элемент И 77 Формирует микрооперацию управления записью информации в буферный регистр 17 с приходом на вход 48.1 БМУ 4 тактового импульса

Третий элемент И 83 формирует микрооперацию управления записью информации в регистр 16 выдачи с приходом на вход 48.1 БМУ 4 тактового 45 импульса С,.

Четвертый элемент И 71 формирует микрооперацию призчака записи первого полуслова в ЦОЗБ 3 с приходом на вход 48.3 БМУ 4 тактового импуль» 50 са

Пятый элемент И 72 предназначен для формирования микрооперации признака записи второго полуслова в ЦОЗБ 3 с приходом на вход 48.3

БМУ 4 тактового импульса

Шестой элемент И 78 формирует микрооперацию записи в ОЗБ 2 с приходом на вход 48.3 БМУ 4 тактового импульса 1, °

Седьмой элемент И 79 формирует микрооперацию управления записью счетчика 12 команд с приходом на вход 48.4 БМУ 4 тактового импульса с .

Восьмой элемент И 80 формирует микрооперацию продвижения содержимого счетчика 12 команд с приходом на вход 48.4 БМУ 4 тактового импульса 4 и единичного сигнала с выхода элемента ИЛИ-НЕ 87.

Девятый элемент И 81 формирует микрооперацию управления записью информации счетчика 13 адреса с приходом на вход 48.4 БМУ 4 тактового импульса,4 .

Десятыи элемент И 82 формирует микрооперацию продвижения содержимого счетчика 13 адреса с приходом на вход 48.4 БМУ 4 тактового импульса 7<, Одиннадцатый элемент И 73 формирует микрооперацию продвижения содержимого счетчика 14 выборки с приходом на вход 48,4 БМУ 4 тактового импульса С .

Двенадцатый элемент И 74 формирует микрооперацию записи в счетчик 14 выборки с приходом на вход 48.4 БМУ 4 тактового импульса,4 и сигнала на вход 102.5 группы 102 выходов регистра 66.

Тринадцатый элемент И 75 формирует микрооперацию продвижения содержимого счетчика 15 циклов с приходом на вход 48,4 БМУ 4 тактового импульса и сигнала на вход 102.6 группы 102 выходов.

Четырнадцатый элемент И 76 формирует микрооперацию управления записью счетчика 15 циклов с приходом на вход 48.4 БМУ 4 тактового импульса Т и сигнала на вход 102.7 группы 102 выходов °

Элемент ИЛИ-НЕ 8/ предназначен для Формирования микрооперации блокировки продвижения счетчика 12 команд.

Элемент HE 88 формирует микрооперацию, запрещающую выдачу двух разрядов фиксированного адреса из блока 5 прерываний при выработке микроопераций "Конец команды" в конце последней микрокоманды микропрограммы, после которой происходит прерывание для формирования единственного фик33

1129601

34 сированнога адреса ПЗБ 1, хранящего кад операции микропрограммы выхода

10 начального адреса микропрограммы н регистр 65.адреса, поступившего с входа 58 БМУ 4 через коммутатор 67 адреса. Разрешающим сигналом для прохождения тактового импульса через элемент И 84 янляется единичный сигíà i с выхода элемента И-НЕ 85, который фаpMHpvpTcH при поступлении на входы 54 БМУ 4 и 102.8 саотнетстненна единичного или нулевого сигна- 30 па 3, Таким образам, происходит выборка из блока 64 памяти и запись н Ireãècòp 66 микраапераций аперациан ай части первой микрокаманды, 0:зыхадон регистра бб микроопераций поступают c".rгналы, rrpедназначенные для управления операционными устройствами, например операционным блоком (выход 35 БМУ 4),а также для управления работой данного микрапраграммна- 40 га устройства, для управления и обмена данньп4и (выход 36, первая 40, rrTарая 41, -peTr=rr 42

БМУ 4), При выполнении микропрограммы на 4с всех циклах, вплоть до последнего, признак "Конец команды " будет отсутствовать и адрес очередной микро-команды будет полностью определяться информацией кода логических условий с выхага 95 блока 64 памяти„ ныхоца 96 мадифицируемого разряда адреса и выхода 97 немадифицируемых разрявЂ” да:в адре" à б.л ока 64 па.м яти, .а также логическими условиями, поступающими на вход 27 БМУ 4.

При поступлении последней микрокоманды микропрограммы поцается микрона прерывание °

БМУ 4 работает следующим образом, Начинается работа с приходом ко- 5 да операции (начального адреса микропрограммы) на вход 58 БМУ 44, à -,акже тактовых импульсов „ вЂ” 4 на входы 48.1-48.1 БМУ 4 соответственно.

В исходном состоянии триггеры

БМУ 4 находятся в нулевом состоянии, за исключением триггеров регистра 66 микроопераций, обеспечивающих формирование сигналов "Конец команды на выходе 99.2, обращение к ПЗБ 1 на 15 выпаде 102.2, разрешение выдачи кода счетчика 12 команд на выходе 100.4.

С приходам тактового импульса на вход 48.2 БМУ 4 происходит запись 20 операция "Конец кома |ды" на выход 99.2 ллл

БМУ 4 которая разрешает поступление кода операции очередной команды программы на вход регистра 65 через коммутатор 67 адреса БМУ 4„

Адресная часть считанной из блавЂ” ка 64 памяти микрокоманды с выходов 96 и 97 поступает соответственно на мультиплексор 70 и коммутатор 67 адреса. Если очередная микрокаманда является микрокомандай линейной последовательности, то модификация модифицируемого раэряда адреса кодом логических условий на мультиплексор" 70 не происходит и непромодифициронанный разряд (выход 96 блока 64 памяти) адреса с выхода мультиплексора 70 совместно с немодифицируемыми разрядами (выход 97 блока 64 памяти) образует код адреса микрокоманды, котоprrA, пройдя через коммутатор 67 адреса, поступает на информационный вход регистра 65 адреса, В следующем цикле работы БМУ 4 с прихоцом тактовых импульсов ь и происходит выборка очередной микрокаманды из блока 64 памяти и запись ее операционной части в регистр 66 микраопераций.

Г .сли очередная микрокаманда является микрокамандой ветвления„ то при выполнении проверяемого логического условия происходит модификация модифицируемого разряда мультиплексором 70. Промодифициронанный разряд адреса с выхода мультиплексора 70 поступает в младший разряд информационного входа коммутатора 67 адреса и изменяет его значение при наличии соответствующего логического условия„

Рассмотрим функциональное назначе- ние элементов блока 5 прерынания (фиг. 3) .

Регистр 104 прерывания предназначен для хранения кода прерывания.

Регистр 105 маски предназначен для хранения кода маски.

Регистр 106 фиксированного адреса предназначен для хранения фиксиаованного адреса, образуемого н зависимости от источника требующего прерывания и кода маски, Он хранит коды источников прерывания, приведF Hírrå в табл. 1.

1129601

Таблица1

1 0 0 Прерывание от точника исФункционирование данного приори1 Прерывание от "3 ис- тетного шифратора можно представить точника в виде табл. 2, Таблица 2

1 0 1 Прерывание от " 1 источника

1 1 0 Прерывание от "2" источника

На выходе 125 регистра !06 форми руется сигнал, разрешающий исключение обработанного источника прерывания.

Элемент НЕ 121, первый 115 второй 116, третий 120, четвертый 119, пятый 118, шестой 117 элементы И-НЕ и первый элемент И 110 образуют приоритетный шифратор, определяющий но. мер источника прерывания, а также сигнал наличия прерывания.

1129601

Наличие прерывания "1" в разряде "О" означает наличие прерывания от 0-го источника; " 1" в i-м (i=1,3) разряде соответствует требованию прерывания от 3-го (2-го, 1-го) ис- 5 точника разрешенного соответствующим разрядом регистра маски, т ° е. "1"

i-го разряда ="1" i-го разряда л"1"

i-разряда.

Первый коммутатор 108 предназначен для управления записью кода прерывания в регистр 104 прерываний.

Второй коммутатор 109 предназначен для управления записью кода маски в регистр 105 маски. 15

Второй И 111 и третий 112 элеменвЂ” ты И предназначены для осуществления управления сбросом источников прерываний после выхода их на обслуживание. Ю

Дешифратор 107 осуществляет преобразование кода запроса, от которого поступило требование на прерывание, в сигналы для его исключения.

Ч етвертый 113 и пятый 114 элементы И предназначены для выдачи сигналов, представляющих два разряда фиксированного адреса всегда, кроме момечта выработки микрооперации конца .-оманды в конце микропрограммы, по- 30 с.,iQ которой происходит прерывание программы (в этом случае вырабатывается фиксированный адрес "100" на выходах !28, 129 и 130 соответственно) о 3S Bcct-oTpHM назначение элементов

БУО 6 (фиг. 4).

Регистр 132 представляет собой двухразрядный регистр и предназначен для управления коммутатором 9 команд 4ц и коммутатором 10 адреса, блоком 5 вЂ” ðåpbtâýHèé, счетчиком 12 команд через БМУ 4 и триггером 133 разрешения в различных режимах функционирования у тройства. 45

Первый 136 и второй 135 элементы И совмес íî с элементом ИЛИ 141 предназначены для формирования сигнал ов, обеспечивающих запись информации в регистр 132. 50

Первый 140 и второй 139 элементы И вЂ” НЕ предназначены для управления триггером 134 запрета.

Третий 137 и четвертый 138 элементы И-HE предназначены для управления триггером 133 разрешения.

Триггер 133 разрешения предназначен для формирования сигнала разрешения обмена информацией (разрешение выдачи информации на группу 34 входов устройства в режиме, когда обмен инициируется внешним устройством подачей сигнала на вход 30).

Рассмотрим функциональное назначение элементов коммутатора 8 управляющих сигналов (фиг, 6).

Первый магистральный элемент 145 предназначен для выдачи сигнала обращения к ЦОЗБ 3 от БМУ 4 на первую шину 149.

Второй магистральный элемент 146 предназначен для выдачи сигнала признака записи первого полуслова в ЦОЗБ 3 на вторую шину 150 °

Третий магистральный элемент 147 предназначен для выдачи сигнала признака записи второго полуслова в ЦОЗБ 3 на третью шину 151.

Рассмотрим функциональное назначе ние элементов блока 7 синхронизации (фиг. 5).

Генератор 143 предназначен для формирования четырех последовательностей тактовых импульсов сдвинутых один относительно другого на выходах 48.1-48.4 блока 7 синхронизации соответственно.

Триггер 144 предназначен для формирования сигнала запуска генератора 143.

Назначение элементов коммутатора 9 команд (фиг, 7) заключается в следующем.

Коммутатор 152 предназначен для коммутации кодов счетчика 12 команд и счетчика 13 адреса в зависимости от управляющего сигнала на входе 42.3 коммутатора 9 команд.

Блок 153 магистральных элементов предназначен для развязки выхода коммутатора 152 от выхода коммутатора 155 (фиг, 8).

Элемент НЕ 154 формирует сигнал блокировки выдачи информации с выхода коммутатора 9 r:îìàíä.

Рассмотрим назначение элементов коммутатора 10 адреса (фиг. 8).

Коммутатор 155 предназначен для коммутации кодов, поступающих с входа 26 признака направления обменом устройства и с выхода 44 кода фиксированных адресов блока 5 грерываний.

Назначение блока 156 ма.гистральных элементов аналогично назначению блока 153 магистральных элементов коммутатора 9 команд.

1129601. 40

Генератор 157 нуля предназначен для выработки постоянного нулевого уровня сигнала с последующим дополнением им старших разрядов фиксированных адресов, поступающих с вхо- 5 дов 26 и 44 коммутатора 10 адреса. с

Рассмотрим назначение элементов коммутатора 11 информации (фиг ° 9).

Мультиплексор 158 предназначен для коммутации кода, поступающего с буферного регистра 17 (вход 55 коммутатора 11), кода первого полуслова (вход 56 коммутатора 11) и кода второго полуслова (вход 57 коммутатора) и реализует логическую функцию

=x 4 1 +x 9 Ч +Х г

158 42.12 1бО 55 42Л2 16О 5Ь 42.12 16О 5Т

Где Ч15В вЂ” ВыхОдной КОд мультиплек 20 сора 158;

Ч55 вЂ” код буферного perncwpa 1 7

V5g вЂ” код первого полуслова;

<1 вЂ” код второго полуслова;

Х 2 1 вЂ” IIePBblA Pa3PHP yrIPaBIIHronrего 25 сигнала, поступающего на вход 42.,2 выходной сигнал коммутато1йo ра 160, который равен значению сигнала второго раз-З0 ряда входа 42.12 при нулевом значении сигнала на третьем разряде вхо,ца 42.12 и значению сигнала на входе 63 коммутато35 ра 11 при единичном значении сигнала на третьем разряде входа 42;12.

Блок 1 59 ма ги стр ал ьных эл еме нто в предназначен для выдачи выходного ко40 да мультиплексора 158 в шину 21 данных.

Микропрограммное устройство для управления и обмена данными функционирует в четырех режимах: выполнение

45 основной программы; обработка "медленных" прерываний; обработка "быстрых" прерываний; режим "непосредственного" доступа.

В режиме выполнения основной проSO граммы микропрограммное устройство для управления и обмена данными осуществляет управление операционным устройством (операционным блоком) сигналами внешних микроопераций вы55 даваемых на выход 35 устройства. По ходу выполнения программы могут происходить прерывания и обмены данными с центральным операционным блоком,, а также запись данных в ОЗБ 2 от своего Операционного блока с входавыхода 33 через шину 21 данных, и осуществляться "непосредственный доступ к данным ЦОЗБ 3, ОЗБ 2 и ПЗБ 1 в режиме "непосредственного" доступа.

В исходном состоянии все счетчики, триггеры и регистры устройства находятся в исходном (нулевом) состоянии, Исключение составляют триггеры регистра 66 микроопераций

БМУ 4, находящиеся в единичном состоянии и обеспечивающие формирование сигналов "Конец команды" на выходе 99,2, обращение к ПЗБ 1 на выходе 102.2, разрешение выдачи кода счетчика 12 команд на выходе 100.4 (фиг. 2).

Работа устройства начинается после подачи на вход 25 устройства сигнала "Пуск . Сигнал "Пуск, поступая на первый вход блока 7 синхронизации и устанавливая триггер 144 (фиг. 5) в единичное состояние, ° включает генератор 143 синхроимпульсов, который начинает формировать четыре серии тактовых импульсов

h сдвинутых один относительно другого. Нулевой код счетчика 12 команд, пройдя через коммутатор 9 команд (фиг. 7) и шину 22. адреса, по сигналу разрешения выдачи кода счетчика с выхода 42.3 БМУ 4 и по нулевому сигналу с выхода 47 БУО 6 (регистр !32 находится в нулевом состоянии) поступает на ПЗБ 1. Нулевой код счетчика 12 команд соответствует выборке нулевой ячейки ПЗБ 1, в которой находится код операции первой ко манды программы, который считывается из ПЗБ 1 по сигналу обращения к ПЗБ 1 программы, который считывается из

ПЗБ 1 по сигналу обращения к ПЗБ 1 на выходе 42.8 БМУ 4 и поступает в шину 21 данных. Код операции пер" вой команды программы с выхода шины 21 данных поступает на вход 58

БМУ

МУ 4. Сигналы, поступающие с выхода 36 и трех групп 40-42 выходов

БМУ 4, используются для управления работой данного устройства. Сигналы выдаются БМУ 4 в соответствии с алгоритмом исполняемых устройством команд, при этом по четвертому тактовому импульсу блок БМЪ 4 выдает сигнал микрооперации с выхо1129601

42,пов 42.6, который разрешает увеличение счетчика 12 комангi |а единицу.

Тем самым формирует< я адрес ячейки

ПВБ 1., в которой хранится код операции очередной команды и который по окончании микропрограммы предыдущей команды псступает на вход 58 БМУ 4.

При этом .:икропрограмм»е устройство продолжает функционировать аналогичным сбразом. При выдаче послед- !О ней микрокоманцы программы выдается микрооперация конца работы с выхода 42.! БМУ 4 на второй вход блока 7 синхронизации. Триггер 144 блока 7 (фиг. 5;! г:ереходит в нулевое состоя- 15 ние, и устройсгво прекращает работу в данном режиме функционирования.

Б режиме "медленных" прерываний во нре я выполнения режима основной работы мог;т поступать требования р!! прерыва!«!.= хода основной программы по входу 9, Выход на выполнение под-!!ро«paì"!û обработки прерывания с повЂ” !

«ощьк> описываемого режима осуществляется в кo:«!e выполнения очередной 25 я ь !»ь!

Режим выхода на подпрограмму обработки пр =.рывания осуществляется мнкр oI.»о гра v«Ho s a !i i i! qHx«os paoo

"oтрo! с:ва, Одному циклу работы устройст -. соответствуе" период работы блока 7 синхронизации, выдающесо-,.но из четырех тактовых импульсг, вину Tь!х одиH относитель-! 5

Все !;p!;,ывания данного режима ! у!!кционирования у с гpolicTBB разделе !! !! !! I! ны н а ч е тыр е источника : О, 1 3 " . 3 апр о сы на прерывания и о" туп аю г с входа 2 9 гр е бов а ний пр е ры- „о в аний и обмена устройства и з аписы-ь аю г с я а с и нхр о н по в р е ги с т р 1 0 4 пр ерш в а ний бл ок а 5 прерываний фи г . 3 ) .

Р з гис тр 1 О 5 ма с к и 1::.:.е ет гр и р аз ряда ля г«- с кир она ния требований н а и р е- .! 5 рыв а гия о ò и с т оч ник с в, " 2 " и " 3 .

Y- кропрограмма выхода на прерывание го нулевому и по первому вЂ” третьему источи".п,ам с учетo« разрешения ст регистра 105 маски выполняется

;.;едующим образом.

В соответствии с тр .áoâaHèÿìè прерываний, зафиксированных в регистpå l0 прерываний (фиг. 3), поступающих на em асинхронные S-входы установки в единицы с входа 29 требований прерь1ваний и обмена устройства и в соответствии с состоянием регистра 105 маски на выходе элемента И-НЕ 120 вырабатывается сигнал наличия прерывания, а на выходах элементов И-НЕ 118 и 119 вырабатывается код номера источника прерывания. Элемент HE 121, элемент И 110 элементы И-НЕ 115-120 составляют приоритетный шифратор, который с учетом приоритета разрешенного требования прерывания (старший приоритет имеет источник с меньшим номером) на выходах элементов И-HE 118 и 119 вырабатывает код номера источника прерывания (при наличии разрешенного требования прерывания на выходе элемента ИНЕ 120 всегда вырабатывается сигнал) .

В конце каждого такта ь,> на втором синхровходе 48.4 блока 5 прерывания указанный код записьгвается в ревЂ” гистр 106 фиксированного адреса, при этом на выходе 128 регистра 106 фиксированного адреса появляется сигнал, который через выход 43 наличия прерывания поступает на второй управляющий вход БУО 6 (фиг. 4), .Перед последним циклом исполнения предыдущей команды (команды, которая в настоящий момент исполняется} на выходе 92 признака конца команды блока 64 памяти БМУ 4 вырабатывается сигнал, по котороиу срабатывает элемент И 136 БУО 6 и сигнал с:.го выхода через элемент ИЛИ 141 поступает на второй вход регистра l32 управления (при этом подразумевается, что сигнал требования обмена на входе 30 требования обмена входа 29 требований прерываний и обменов отсутствует, в противном случае сигналы поступают на оба входа регистра 132 управления и спер!на выполняется один из режимов обмена„ имеющих более старший приоритет) . По окончании сигнала У< с выхода 48.4 блока 7 синхронизации устройст"o переходит к выполнению последнего цикла "предыдущей команды, в котором помимо сигналов, требующихся по соответствующему алгоритму вьгполнения данной команды, а также сигналов "Конец команды" на выходе 99." в БМУ 4, разрешения выдачи кода счетчика 12 команд на выходе -42.3

БМУ 4 и обращения ПЗБ 1 на выховЂ” де 42,8 БМУ 4, присущих последнему циклу выполнения любой команды, необходимых для выборки очередного командного слова, вырабатывается так35

43 11296 же единичный сигнал на выходе 47 блока 6 управленчя обменом.

Таким образом, в конце выполнения

"предыдущей" команды единичный сигнал с выхода 47 БУО 6 блокирует (через элемент НЕ 154 коммутатора 9) выдачу адреса очередной команды с выхода счетчика 12 команд через коммутатор 9 команд на шину 22 адреса и разрешает выдачу фиксированного !р адреса с выхода 44 блока 5 прерываний (фиг. 3) через коммутатор 10 адреса. В этом цикле при любом коде номера источника фиксированный адрес будет иметь значение "0...01000". !5

В самом младшем разряде данного фиксированного адреса прерывания, определяемого сигналом признака записи в,ОЗБ 2 с выхода 98.6 БМУ 4 (вход

13!.2 блока 5) вЂ” нуль, два следующих 20 по старшинству разряда, определяемые состоянием выходов элементов И 113 и 114 (фиг. 3), нулевые, так как элементы И 113 и 11 4 закрыты отсутствием сигнала на входе 131. 1 блока 5 2о прерываний (на входе элемента НЕ 88

БМУ 4 присутствует сигнал "Конец команды"), в следующем по старшинству разряде фиксированного адреса, определяемом единичным состоянием вы- Вр хода 128 регистра 10о. фиксированного адреса вЂ” единица, а во всех более старших разрядах фиксированного адреса, определяемых нулевым состоянием выхода генератора 157 нуля (фиг. 8) вЂ” нули. Таким образом, при отсутствии сигнала на выходе 46

БУО б и наличии сигнала на выходе 47

БУО 6 коммутатор 10 адреса (фиг. 8) выдает на шину 22 адреса адрес 4р

"0...01000", по которому в ПЗБ 1 записан код операции микропрограммы выхода на прерывание, который выбирается вместо кода операции очередной команды программы и в следующем 45 цикле начинается исполнение не очередной команды программы, а микропрограммы выхода на подпрограмму обработки прерывания. По тактовому импульсу в регистр 65 адреса записывается начальный адрес микропрограммы выхода на прерывание, а по 74 в регистр 66 вЂ” ее первая микрокоманда. Так как на входах 142.1 v. 142.2 отсутствуют единичные сигналы, то по второму входу регистра 132 (фиг. 4) с приходом тактового импульса Т4 в регистре записывается нулевой сиг01 44 нал, т.е. на выходе 47 БУО 6 вЂ” нулевой сигнал, который разрешает прохождение информации с выхода счетчика 12 команд через коммутатор 9 команд.

Кроме того, БМУ 4 по 4 формирует микрооперацию разрешения выдачи кода счетчика 12 команд „на выходе 42.3, Далее начинается первый цикл выполнения микропрограммы выхода на прерывание, начало которого определяется задним фронтом тактового импульса Г .

В первом цикле выполнения микропрограммы выхода на прерывание осуществляется запоминание содержимого счетчика !2 команд (с шины 22 адреса содержимое счетчика 12 команд подается на младшие разряды информационного входа буферного регистра 17), являющегося одной частью старого слова состояния программы (ССП), и содержимого регистра 105 маски с выхода 45 блока 5 прерываний оно подается на старшие разряды информационного входа регистра 17), являющегося другой частью старого

ССП, в буферный регистр 17. Старое

ССП записывается в буферный регистр !7 с приходом на выход 42.11 микрооперации управления записью буферного регистра 17 по тактовому ! импульсу . В этом же цикле на выходе 89 блока 64 памяти БМУ 4 вырабатывается единичньй сигнал (с записью начального адреса микропрограммы в регистр 65 адреса по заднему фронту тактового импульса ), который через элемент ИЛИ 141 БУО 6 поступает на второй вход регистра 132.

Первый цикл заканчивается по заданному фронту тактового импульса формированием на выходе 47 БУО 6 единичного сигнала, а также микроопераций управления коммутатором 11 информации на выходах 42.12 и 42.13 и микрооперации обращения ОЗБ 2 на выходе 42.10, Во втором цикле выполнения микропрограммы выхода на прерывание вырабатывается по тактовому импульсу микрооперация признака записи в ОЗБ 2 на выходе 42.9 БМУ 4.

В ОЗБ 2 производится запись старого

ССП по нечетному фиксированному адресу (нечетность определяется наличием микрооперации признака записи

ОЗБ 2,на выходе 98.6 БМУ 4), при

1129601 жение табл. 3

0...01100

Новое ССП

Старое ССП

Новое ССП

Старое ССП

0...01101

0.01110

0...01111

"3"

В режиме "быстрых" прерываний в процессе функционирования устройства возможно прерывание основной программы для приема или передачи информации от других устройств, например от центрального процессора гли периферийных процессоров, с группы 34 входов-выходов устройства без обращения к подпрограмме обработки такого прерывания, Реализация такого режима работы позволяет уменьшить время решения задачи путем быстрой микропрограммной обработки требований прерываний отдельных классов источников и сократить объемы памяти программ за счет исключения подпрограмм обработки этих классов источников, 30

Рассмотрим работу устройства при приеме информации с группы 34 входов выходов, Запрос на обмен поступает с входа 29 требования прерываний и обменов по цепи входа 30 требования обмена на вход элемента И 135 БУО 6.

Переход в данный режим функционирования может быть осуществлен только в конце выполнения предыдущей коман- 40 ды программы, т.е. разрешающим сигналом является признак конца команды на входе 142.2 БУО 6, т.е ° на выходе 92 блока 64 памяти БМУ 4 перед последним циклом выполнения предыдущей команды, при этом нулевое состояние триггера 134 запрета разрешает срабатывание элемента И 135.

В результате сигнал требования обмена с входа 30 через элемент И 135 so поступает на первый информационнын вход регистра 132, а через элемент KIH 141 вЂ” на второй информационный вход регистра 132. Таким образом, в последнем цикле выполнения предыдущей команды на выходах 46 и 47 БУО 6 присутствуют единичные сигналы, которые запрещают выдачу содержимого кода счетчика 12 команд через коммутатор 9 команд и разрешают передачу фиксированного адреса с входа 26 устройства.

Режим приема информации осуществляется за несколько циклов работы устройства по специальной команде (микропрограммы), хранящейся в ПЗБ 1, по адресу, определяемому кодом на входе 25 устройства и нулями в остальных разрядах адреса, задаваемЫ-. ми с выхода генератора 157 нулей (фиг. 8).

По тактовому импульсу Г„ сигнал с выхода 46 регистра 132 через элемент И-НЕ 137 поступает на инверсный единичный вход триггера 133 разрешения и переводит его в единичное состояние. В результате БУО 6 с выхода 37 сигнализирует о возможности приема информации.

С выхода коммутатора 10 адреса на шину 22 адреса поступает фиксированный адрес, определяющий адрес хранения в ПЗБ 1 команды приема информации от внешних устройства. По данному фиксированному адресу происходит выборка начального адреса специальной микропрограммы из ПЗБ 1 через шину 21 данных на вход 58 БМУ 4, так как в конце выполнения любой команды вырабатывается сигнал обращения к ПЗБ 1 для выборки очередной команды, Кроме того, в последнем цикле выполнения предыдущей команды вырабатываются микрооперации, необходимые для работы по ее алгоритму, по-. сле этого происходит переход к выполнению микропрограммы реализации приема информации. Содержимое счетчика 12 команд в этом цикле не про" двигается, так как сигнал с выхода 47 БУО 6, пройдя через элемент ИЛИ-НЕ 87 в БМУ 4 (фиг. 2), запрещает срабатывание элемента И 80, и микрооперация на выходе 42.6 БМУ 4 отсутствует.

В первом цикле работы устроиства при выполнении микропрограммы обмена по приему информации происходит выдача содержимого счетчика 13 адре,са с выхода 53 через коммутатор 9 на шину 22 адреса и его запись в буферный регистр 17 по микрооперации управления записью с выхода 42.11

1129601 ство переходит в третий цикл работы в рассматриваемом режиме.

В третьем цикле с выходов 42.12 и 42.13 БМУ 4 выдаются соответствующие микрооперации, по которым содержимое буферного регистра 17 (запомненное состояние счетчика 13 адреса на время "быстрого" прерывания кода программы) передается через коммутавЂ” тор 11 на шину 21 данных. По тактово- 10 му импульсу БМУ 4 на выходе 42.5 формирует микрооперацию, по которой происходит восстановление счетчика 13 адреса, после чего происходит переход к выполнению последнего: четвертого цикла выполнения данного режима.

В четвертом цикле работы устройства формируются микрооперации

"Конец команды" на выходе 99.2 груп. пы 40 выходов БМУ 4, продвижения со- 20 держимого счетчика 12 команд на выходе 42.6 БМУ 4 и обращения к ПЗБ 1 на выходе. 42.8 БМУ 4, по которым осуществляется передача содержимого счетчика 12 команд через коммутатор 9 на шину 22 адреса, выборка очередного кода операции прерываний программы с выхода ПЗБ 1 через шину 21 данных и занесение его в регистр 65 адреса БМУ 4. По микроопера-з ции Конец команды с приходом тактового импульса Т„через элемент И-НЕ 140 осуществляется приведение в исходное (нулевое) состояние триггера 134 запрета. Далее микровЂ”

35 программное устройство для управления и обмена данными функционирует так же, как и в режиме выполнения основной программы.

В рассматриваемом режиме обмена

40 при выдаче информации из данного уст. ройства в другие устройство работает следующим образом.

Выход на режим выполнения команды

45 передачи информации осуществляется аналогично выходу на выполнение команды приема информации. Однако код на входе 26 устройства идентифицирует выборку кода операции выработкой

50 соответствующего фиксированного адреса, по которому в ПЗБ 1 хранится данный код операции, определяющий начальный адрес микропрограммы передачи информации.

Выполнение команды передачи информации происходит за пять циклов, при этом выдача информации может производиться как из ОЗБ 2, так и из ПЗБ 1 °

Первый цикл выполнения. команды выдачи информации осуществляется аналогично описанному при выполнении данного режима, при этом вырабатываются следующие сигналы (микрооперации):сигнал на выходе 99.1 группы 40 выходов БМУ 4, по которому включается триггер 134 запрета, блокирующий восприятие повторного запроса требования обмена на протяжении всего выполнения данного режима (новое требование обмена с входа 30 восприни- мается только после выполнения данной команды); сигналы ка выходах 46 и 47

БУО 6, которые разрешают выдачу содержимого счетчика 13 адреса через коммутатор 9 и шину 22 адреса на информационный вход буферного регистра 17 и запись информации в него по микрооперации на выходе 42.11 БМУ 4; микрооперации на выходах 42.12 и 42.13 БМУ 4, по которым с соответствующего входа группы 34 входов-выходов устройства управляющее слово через коммутатор 11 передается на шину 21 данных; микрооперация управления записью информации в счетчик 13 адреса на выходе 42.5 БМУ 4 для записи адреса ячейки ОЗБ 2 и ПЗБ 1 в счетчик 13 адреса, поступающего с шины 21 данных; при этом кодом логического условия с выхода 95 блока 64 памяти БМУ 4 (фиг. 2) производится анализ признака, указывающего на вид памяти вЂ” ОЗБ 2 или ПЗБ 1, откуда .считывается информация (данный признак находится в старшем разряде управляющего слова, поступающего на группу 34 входов-выходов устройства), и осуществляется в зависимости от признака модификация )сигналом с входа 59) адреса мультиплексором 70

БМУ 40 указывающего адрес микрокоманды для выполнения второго цикла данной микропрограммы.

Во втором цикле выполнения данного режима, например при чтении заданной ячейки ПЗБ 1, производится выработка следующих управляющих сигналов: нулевой сигнал на выходе 47

БУО 6, который разрешает прохождение содержимого счетчика 13 адреса через коммутатор 9 на адресные входы ОЗБ 2 и ПЗБ 1; микрооперация обращения

ПЗБ 1 на выходе 42.8 БМУ 4 и микрооперация управления записью информации в регистр 16 выдачи на вью:оде 42.2 БМУ 4, в результате чего в регистр 16 выдачи происходит запись

1129б01

54 информации искомой ячейки ПЗБ 1; микрооперация "Конец обмена " на выходе 36 устройства, пс которой с приходом тактового импульса I, устанавливается в исходное (нулевое) состояние триггер 133 разре1пения БУО 6 и

|на выходе 37 устройства снимается сигнал, по которому внешнее устройство прекращает подачу управляющего слова на группу 34 входов-выходов устройства. По сигналу Конец обменa " "с выхода Зб устройства исключается требование обмена, поступающее на вход 30 группы 29 входов ycòройства.

Выполнение второго цикла во время чтения содержимого требуемой ячейки ОЗБ 2 отличается тем, что, вместо микрооперации обращения ПЗБ 1 на выходе 42.8 БМУ 4 вырабатывается микрооперация обращения ОЗБ 2 на выходе 42.10 БМУ 4, по которой происходит выборка содержимого искомой ячейки ОЗБ 2.

Затем происходит переход к выполнению третьего цикла выполнения микропрограммы выдачи информации внешнему устройству. Ь)я этого формируе гся микр:)перация на выходе 42. 14

БМУ 4, г1О oTGpoI содержимое регист- 3Q ра 16 через первый блок 18 маги"TвЂ” ральных з:.iементов и центральную шину 23 данных поступает на группу 34

ВХОДС)в ВЫХОчОВ УС ГРОЙСTBH ,1!лее Ilpoисходит переход к выпОл нению ",егпертого и пятого циклов данной ьсн >ОIIpi)гра;.!!.гь1.

Четв е1) ьгй и пятьгй циклы выполняют ся аналоги-.но выполнению сос ветственнО трс . тье го и ".етвертсго циклОВ fQ

1)ик1) опр 01 р а11мы при ема инфогмации От внешни:i ycTpo!cгв,, ":е. в четвертом цикле вырабатываются микрооперац1-:и на выходах - .2.12 .. 42.13 БМУ 4, 1:о которым содержимое буферного рь гистра 17 через кок 1утатор 11, шину 2 1 данньгх поступает нз. информационнь."й

Вход счетчика 13 адреса, в который оно,старое содержимое счетчика 13 адреса) заггисывается по микроо1-ерации на вы)-.оде 42. ) БМУ 4.

В пятом 1гикле производится вырач ботка микроопераций на выходе 99 .. группы 40 выходов БМУ 4, нз вь1ходе 42.6 БМУ 4 и выходе 42.8 БМУ 4,, по к;)торым переводится в исходное соc TîHHèe триггер 134 запрета, =ыбирается очередная команда программь; из ПЗБ 1 и осуществляется продвижение счетчика 12 команд на единиц . )алее происходит выполи:ние прерванной пр: раммы.

В режиме непосредствепногэ доступа устрой." во переходит из режима выполнения основной программь1, когда по х-, цу выполнения основной программы происходит выборка из ПЗБ 1 команды непосредственного доступа (HP). По команде НД устройство сигнализирует внешнему устройству вЂ” центральному процессор; на своем выходе 38 о том, что оно требует обмена данными в режиме Håi!Ii)cpåäñòâåííîão доступа между ЦОЗБ 3 и ОЗБ 2 или ПЗБ 1, причем непосредственный доступ к ЦОЗБ 3 возможен как при передаче данных из

ЦОЗБ "; в ОЗБ 2 так и при их передаче пз ОЗБ 2 и ПЗБ 1 в 110ЗБ 3. 1!Ос 1е выцач1 на выход 38 устройства сигна-. ла о требовании непосредственногс доступа к ЦОЗБ 3 гликропрс1граммнос устройс.тво для управления Hс, бмен:. пере . одвт в режим ожидания приход= !. сиг:а: а логического условия с входа 27 устройства, который разрешает

; обственно непосредственный дос гуп.

Команде .11Д в основной пpol paiwP Ilp.-.-.дп1ествуют следующие команды загрузки (насTp эйхи) счетчиков у тройства для выборки и записи данных в блоки памя. и; команда загрузки счетчика 14 вы <->ки„ команда загрузки - етчика 15 ц. Tлсв; .Оманда загрузки с.чет.-ика .3 адре(а.

11о данвь1м командам может производиться загрузка счетчиков информацией как ;з IIЗБ 1, так и ОЗБ 2.

В ".аб ",, 4 и ) пока 1аны циклы выполно1HII команд за груз ки предлагаемого устройства из ПЗБ 1 и ОЗБ 2 соотве";вЂ”

CTВЕ I!HO

1129601

Наименование команды

КОП

Наименование информации

ПЗБ 1

Номера ячеек

ПЗБ 1

+ 1

Загрузка счетчика 14 выборки

КОП

i + 2

Начальный адрес ЦОЗБ 3 коп

Загрузка счетчика 15 циклов

Код дополнения содержимого счетчика 15 до числа полуслоев обмена

+ 5 коп

Загрузка счетчика 13 адреса

Начальный адрес ОЗБ 2 коп„

Непосредственный доступ

Наименование команды КОП

Наименование информации

ПЗБ 1

Содержимое счетчика 13 адреса

+ 1

Начальный ад- КОП рес ЦОЗБ 3

+?)+1

Код дополнения КОП содержимого счетчика 15 мых полуслов

+ 3

j + 2

Начальный ад- КОП

3 рес ОЗБ 2

Безразлично КОП< для данной подпрограммы

+ 3

i +

+ 6

i + 7

Номера ячеек

ПЗБ 1

i + 4 j + 3

Наименование информации

ОЗБ 2, выбира мой по счетчи ку 13 адреса циклов до чисвЂ” ла обмениваеТаблица4

Таблица5

Загрузка счетчика 14 выборки

Загрузка счетчика 15 циклов

Загрузка счетчика 13 адреса

Непосредственный доступ

1129601

Рассмотрим выполнение команды загрузки счетчика 14 выборки в соответствии с табл. 4. В конце выполнения предыдущей команды код операции команды загрузки счетчика 14 выборки поступает ча регистр 65 адреса БМУ 4 (фиг. 2). По тактовсму импульсу + в регистр 66 записывается первая микрокоманда и начинаетсг первый цикл выполнения команды загрузки счетчика 14 выборки, в котором формируются следующие микрооперации: продвижения содержимого счетчика 12 команд на выходе 42.6 БМУ 4; разрешения выдачи кода счетчика 12 команд на выхо- 15 де 42.3 БМУ 4; обращения к ПЗБ 1 ка выходе 42.8 БМУ 4; управления записью информации счетчика 14 выборки на вьгходе 42.21 БМУ 4, по которой производится запись информации, по- 26 ступившей на информационный вход счетчика 14 выборки.

По данкым микроаперациям счетчиком 12 команд формируется адрес ячейки ПЗБ 1, в которой находится необходимая информация для загрузки счетвЂ” чика 14 выборки, при этом информация, (считанная из ПЗБ 1, через шику 21

t данньгх паступает на информационный вход счетчика 14 выборки и запомина- 30 ется в нем.

Второй цикл выпог:нег}ия данной команды является последним, поэтом г в нем вырабатываютс м}}кроаперации. грисушие последнему циклу выполнения з любой команды, обеспечивающие выборку очередного коман:.:ного слава.

Выполнение команг; загрузки счетчика 15 циклав и счетчика 13 адреса происходит аналогично вь}}талке}}ию 40 команды загрузки счетчика 14 выбор-ки па соответствующим д}}я «-}х микраоперациям на выходах. БМУ 4, Рассмотрим выполнение команды загрузки счетчика 15 циклов информац}} вЂ” }ь ей, хранящейся в ОЗБ 2, в соответствии с табл. 5. Выпог:некие данной каманды аналогично выполнению команды загрузки счетчика 1 циклов информацией, хранящейся в ПЗБ 1, однако so в первом ц }кле вырабатывается микро, операция обращения к ОЗБ 2 н= выходе 42.10 БМУ 4 вместо обращения к ПЗБ 1 на выходе 42.8 БМУ 4. Микрооперация на выходе 42.3 БМУ 4 обеспе5 чивает подачу ка выход ко}мутатора 9 команд содержимого счетчика 13 адреса, а не с.четчика 12 команд, Вместо микрооперации 42.6 продвижения счетчика 12 команд БМУ 4 вырабатывает микрооперацию 4?.4 прог;вижения счетчика 13 адреса.

Аналогичным образом производится загрузка счетчика 14 выборки и с-.l.тчика 13 адреса . При реализации псдпрограммы в соответствии с табл. 5 необходимо загрузку счетчика 13 адреса осуществлять толька после загрузки счетчиков выборки 1- и циклов, 5.

Таким образом, после загрузки счетчиков выполняется команда непосредственного доступа. Команды НД

;-:агут бьть следующего вида: НД1 вЂ” передача данных из ПЗБ 1 в ПОЗБ 3;

НД2 вЂ” передача данных и- ОЗБ 2 в ЦОЗБ 3; НДЗ вЂ” передача данных из

ЦОЗБ 3 в ОЗБ 2.

Каждой команде НД соответствует определенная микрограграмма, которая реализуется блоком микропрограммного управления.

Рассмотрим выполнение команды НД2, осуществляющей передачу данных из ОЗБ 2 в ЦОЗБ 3. форма- "лова данных ЦОЗБ 3 равен двум фсрматам слов ОЗБ 2, которые можно назвать пол.словами, в ячейке 08h 2 храниться одно полуслова. В яч-:йк. ЦОЗБ 3 находятся дка полуслова формата дак}t}:tx ОЗ Б 2 .

Кад операции (начальный адрес микропрогрыммь} НД2) записывается в регистр .65 адреса БМУ 4 (фиг. 2).

С Ilpttõîäîì на вход синхронизации регистр"-. 66 микраапераций тактового импу}}ьса ь в регистр 66 записывается первая микрокоманда микропрограм- мы H. <2. На выходе 101.6 ре:-истра 66 формируется микрооперавия требования непосредственного доступа, которая поступает ка выход 38 устройства.

После этого устройство }-отава к передаче данных из ОЗБ 2 в ЦОЗБ 3. В регистр 65 адреса эаписывае"..ся адрес этой же первой ми, р .команды, который считывается иэ блока 64 памяти..

В 65 адреса записывается адрес гервой микрокомакды до тех пар, пока с вxîäà 27 устрайсTF;à не поступит сигнал логического условия, указывающий на то, что внешнее устройство предоставляет ЦОЗБ 3 для прямого доступа ат предлагаемого устройства, Адрес микракоманды модифицируется и в регистр 65 адреса записывается

1129601

60 адрес следующей второй микрокоманды.

В результате записи второй микрокоманды н регистр бб формируются слег{ующие микрооперации, осуществляю{{ие передачу данных из ОЗБ 2 в ЦОЗБ 3: обрашения к ОЗБ 2 на выходе 42.10

БМУ; управления записью информации в регистр 16 выдачи на нь{ходе 4?.2

БМУ 4; управления блоками магистральных элементов 18, 19 и 20 на выходах 42.1л, 42.15 и 42.24 БМУ 4 соответственно; управления коммутатовЂ” ром 8 на выходе 42.18; микрооперация на первом выходе группы 102 выходов регистра 66 микроопераций БМУ 4; 15 продвижения содержимого счет {иков 13, i4 и 15 на выходах 42.4, 42.20 и 42.22 БМУ 4 соответственно; микрооперация на выходе. 102.8 группы 102 выходов регистра 66 микроопераций{; 20 обращения к ЦОЗБ 3 на выходе 4?.16

БМУ »; поочередно микрооперации записи старшего и младшего полуслов в ЦОЗБ 3 на выходах 42.17 и 42.19

БМУ 4 соответственно. 25

В результате поступления единичного сигнала на прямой нход элемен-:а H-Н!, 85 и нулевого сигнала (ныод 5л переполнения счетчика 15 циклон находится в нулевом состоянии) зО на инверсный вход элемента И-НЕ 85 на выходе последнего формируется нуленой сигнал, который блокирует прохождение тактовых импульсов через элемент И 84. Поэтому в регистр 65 не записывается адрес очередной микрокоманды. Адрес следующей микрокоманды записывается в регистр 65 после окончания передачи данных по сигналу переполнения счет- 4О чика 15 циклон.

Микрооперации, формируемые на группе 42 выходов, упранлярт записью полуслов из ОЗБ 2 в ЦОЗБ 3. Адресация ячеек ОЗБ 2 производится после- 4 довательным увеличением содержимого счетчи .à 13 адреса. Значение младшего разряда кода счетчика 13 адреса через коммутатор 9 и шину 22 (вывЂ” ход 63) поступает на вход 63 БМУ 4.

Сигнал с входа 63 БМУ 4 поступает на прямой и инверсный входы элементов И 71 и 72 соответственно. Если в счетчике 13 адреса записан нечет{ый адрес ячейки (значение младшего разряда ран{{о единице), то с npuxoi{o{.{ тактового импульса 7 на в:;од э. {еме{{та И 72 на выходе 100. 13 группы 42 выходов БМУ 4 (выход 42. 19) формируется единичный сигнал, поступающий через коммутатор 8 на выход 51 коммутатора. В результате полуслово из ячейки с нечетным адресом записывается по импульсу "1 н регистр 16 вь{дачи, а по тактовому импульсу {. через вход-выход 39.2, в ЦОЗБ 3. Адрес ячейки ЦОЗБ 3 определяется счетчиком 14 выборки. Разрядность счетчика 14 выборки определена таким образом, что младший его разряд не поступает на адресный вход

ЦОЗБ 3. Это позволяет сохранять адрес ячейки ЦОЗБ 3 в счетчике 14 выборки в течение двух циклов работы, т.е. записывать полуслова из ОЗБ 2 по одному адресу вЂ” четному или нечетному, н зависимости от того, какой был загружен первоначальный адрес н счетчик 14 выборки. Например, первоначальный адрес, записанный в счетчик 1л, ранен "00000". Увеличение содержимого счетчика не приводит к изменению адреса ячейки ЦОЗБ 3, так как код равен "00001". Первый разряд равен "1, остальные четыре разряда сохраняют значение "0 . Таким образом, по адресу "0000" записывается дна полуслова. В последующем код счетчика 14 равен "00010" и полуслова записываются н ячейку с адресом 0001 .

Продвижение содержимых счетчиков 13, 14 и 15 oc ùåñòâëÿåòñÿ последовательно н каждом цикле. За счет этого, данные считываются из ячеек ОЗБ 2 с четными и нечетными номе рами и по сигналам с выходов 100.12 и 100 ° 13 элементов И 71 и 72 БМУ 4 (выходы 42.17 и 42.19 БМУ 4) записываются последовательно в старшие и младшие части ячеек ЦОЗБ 3. В каждую ячейку ЦОЗБ 3 записываются два полуслова данных из четной и нечетной ячейки ОЗБ 2. После передачи данных (записи в ЦОЗБ 3) счетчиком 15 циклов вырабатывается сигнал переполнения, который поступает на вход 54 БМУ 4 и разблокирует прохождение тактовых импульсов через элемент И 84 на вход синхронизации регистра 65 адреса. В результате, н регистр 65 адреса записан адрес следующей микрокоманды, микрооперации которой присущи концу выполнения любой команды, по которым происходит выборка очередной команды про1129601

64 ропрогpsMMbt выхода HB подпрогpBMMbl обработки медленных прерываний, или микропрограммы непосредственного доступа реализован не через вмешательство в адресацию блока 64 микро- 5 программной памяти, как в известных устройствах, а через адресацию ПЗБ 1 с введением соответствующих команд в систему команд с использованием аппарата фиксированных адресов, необходимого для реализации запоминания старого и выборки нового ССП.

Это позволяе-, также организовать проверку, например, режимов выхода на прерывание методом расширения провевЂ” ряемого оборудования, т.е. и оверяется сначала ядро вЂ” сама микропрограмма выхода на прерывание, а затем включается в проверку и оборудовайие блока 5 прерывания. Ю

Кроме того, организация программной записи не только в регистр 105 маски, но и в регистр 104 прерываний позволяет при отключенных источниках, вызывающих требования прерывания (и подключенных источниках, но находящихся в пассивном режиме вЂ” выключенных), производить проверку правильности реакции устройства на тре- бования прерывания.

Правильность реакции на требования прерывания производится по следующему алгоритму: проверка без выхода на прерывания для всех возможных комбинаций сигналов на выходах регистров 104 и 105 (например, содержимое регистра 104 вЂ” нулевое, содержимое регистра 105 вЂ” единицы во всех разрядах, или организация "бегущей единицы, исключая разряд для нулевого источника, в регистре !04 и "бегу!

1 щего нуля для соответствующих разрядов регистра 105 маски); проверка правильности приоритетов при выходе на прерывания поочередно, начиная со старшего приоритета (содержимое регистра 104 равно "1111", содержимое регистра 105 вЂ” "111") до младшего (содержимое регистра 104 равно"0001";

Таким образом, структура предлагаемого устройства, его блоки и связи обеспечивают возможность полной проверки его оборудования без включения в объемы ПЗБ программы тестовых проверок, что дополнительно увеличивает надежность его работы. 129601 (1

1. !

1 1

i ( (» !

:1 i

1 .1 !

1,::":

1 !

«»

1=.- вЂ”.вЂ” =вЂ”!

129601

40 .2

1 29601

1129601

Составитель С.Пестмал

Редактор Л.Алексеенко Техред М.Кузьма Корректор H.Kîpîë

Заказ 9453/38 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

)13035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г,Ужгород, ул.Проектная, 4

Микропрограммное устройство для управления и обмена данными

Устройство для сопряжения электронной вычислительной машины с каналами связи // 1129599

Устройство для вывода информации // 1129598

Устройство для сопряжения // 1128246

Устройство для управления обменом информацией накопителя на магнитной ленте с электронно-вычислительной машиной // 1128245

Устройство для ввода информации // 1128244

Устройство для обмена управляющей эвм с объектами контроля // 1128243

Устройство для опроса датчиков // 1128242

Устройство для ввода аналоговой информации // 1128241

Устройство для ввода информации // 1126945

Устройство для измерения плотности жидкости и интерфейс устройства для измерения плотности жидкости // 2117927

Изобретение относится к измерительной технике и предназначено для определения плотности жидкости

Система дисплея // 2119187

Изобретение относится к устройствам телевизоров, имеющих формат изображения широкоэкранного соотношения сторон

Схема переключения входного сигнала монитора и способ его переключения // 2120659

Изобретение относится к различным вариантам схем автоматического переключения входного сигнала монитора

Способ ручного ввода данных в компьютер и устройство, его реализующее // 2121706

Изобретение относится к области компьютерной техники, преимущественно к ручному вводу данных в компьютер

Клавиатура для ввода информации // 2128361

Изобретение относится к области вычислительной техники, в частности к конструкции клавиатур для ввода информации

Устройство многоцелевой оптической интеллектуальной клавиатуры // 2131141

Изобретение относится к устройствам многоцелевых оптических клавиатур, представляющим широкое разнообразие вводов клавиш

Система виртуальной реальности и телереальности // 2131621

Изобретение относится к осуществлению виртуальной реальности или телереальности

Устройство и способ управления работой части канала данных отображения, установленной в мониторе // 2137180

Изобретение относится к устройству и способу управления работой канала данных отображения (ДДС) монитора

Устройство ввода для людей, имеющих маленькие кисти рук // 2137609

Изобретение относится к устройствам ввода, таким, как клавиатура, и может быть использовано для пишущей машинки, компьютера и других аналогичных устройств

Устройство сопряжения // 2148273

Изобретение относится к вычислительной технике и может быть использовано в информационно-управляющих автоматизированных системах