Устройство для поворота вектора

 

ае (и) y D G 06 F 7/544

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР и (21) 3557607/24-24 (22) 17.02.83 (46) 30.12.84. Бюл. Е 48 (72) А.C.Àäüõoâèê, В.Д.Байков, И.Г.Дорофеев и М.А.Куликов (71) Ленинградский ордена Ленина электротехнический институт им. В.И.Ульянова (Ленина) (53) 681.3(088.8) (56) 1. Байков В.Д., Смолов В.Б.

Аппаратурная реализация элементарных функций в ВВМ. Л., изд. ЛГУ, 1975, с. 71.

2. Despain А.М. Fourier Transform

Computers Using G0RDIC Iterations;

ПВЕ "Transactions on Computers", ч. 23, Р 10, Ос оЬег, 1974, рр. 9931001 (прототип) . (54)(57), УстРойство для повоРотА васк ТОРА, содержащее генератор тактовых импульсов., двоичный счетчик, первую, группу постоянных запоминающих бло1ков, дешифратор, первый, второй и третий комбинационные сумматорыl вычитатели и первый 3 -триггер, вы ход генератора тактовых импульсов соединен со счетным входом двоичного счетч ва и с тактовыми входами первогь, второго и третьего регистров сдвига, выход двоичного счетчика соединен с адресными входами постоянных sanoминающих блоков первой группы и с информационным входом дешнфратора, первый выход дешифратора соединен с входом синхронизации первого .Р -триг гера, выход старшего разряда первого регистра сдвига соединен с первым информационным входом первого комбинационного сумматора-вычитателя, второй информационный вход, комбинационного сумматора-вычитателя соединен с выходом данных первого постоянного запоминающего блока первой группы, единичный выход первого В -триггера соединен с управляющим входом первого комбинационного сумматора-вычитателя, о т л и ч а ю—

m е е с я тем, что, с целью повышения быстродействия, устройство дополнительно содержит четвертью, нятый, шестой, седьмой, восьмой и девятый регистры сдвига, с четвертого по одиннадцатый комбинационные сумматоры-вычитатели, с второго по четырнадцатый 2 -триггеры, вторую группу постоянных запоминающих блоков, I причем первые информационные входы второго и пятого комбинационных сумматоров-вычитателей соединены соответственно с выходами данных второго и третьего постоянных запоминающих блоков первой группы, выходы перво- го, второго, четвертого, пятого, шестого, седьмого, восьмого и десятого комбинационных сумматоров-вычитателей соединены с информационными входами соответственно, второго, третьего, четвертого, седьмого, пятого, шестого и девятого регистров сдвига и с информационными входами соответ,ственно второго, третьего, девятого, десятого, одиннадцатого, двенадцато- го тринадцатого и четырнадцатого

Ф-триггеров, тактовые входы четвертого, пятого, шестого, седьмого, восьмого и девятого регистров сдвига соединены с выходом генератора

° тактовых импульсов, выходы старших разрядов первого, второго, третьего, четвертого, .пятого, шестого, седьмо- го, восьмого и девятого регистров

1132285 сдвига соединены с вторыми информационными входами соответственно первого, второго, третьего, шестого, восьмого, десятого, седьмого, девя. того и одиннадцатого комбинационных сумматоров-вычитателей, входы синхронизации второго, третьего,, четвертого и пятого 3 -триггеров соединены с первым выходом дешифратора, второй, третий и четвертый выходы дешифратора соединены с входами синхронизации соответственно шеСтого, седьмого и восьмого 3 -триггеров, единичные вьиоды второго и третьего

0-триггеров соединены с управляющими входами соответственно второго и третьего комбинационных сумматороввычитателей, выход третьего комбинационного сумматора-вычитателя соединен с единичдым входом четвертого -триггера, единичный вход пятого

3-триггера соединен с выходом старшего разряда первого регистра сдвига, единичный выход пятого 3 -триггера соединен с единичным входом шестого

Э-триггера, единичные входы седьмого и восьмого 3-триггеров соединены с выходами младших разрядов соответственно четвертого и пятого регистров сдвига, единйчный выход шестого -триггера соединен с, управляющими входамн четвертого и пятого комбинационных сумматоров-вычитателей, единичный выход седьмогоЗ -триггера соединен с управляющими входами шестого и седьмого комбинационных сумматоров-вычитателей, единичный выход

: восьмого 0-триггера соединен с уп- равляющими входами восьмого и девято!

Изобретение относится к автоматике и вычислительной технике и может быть использовано в арифметических устройствах, реализующих вычисление элементарньи функций по методу Волдера и вычисление дискретного преобразования Фурье.

Известно устройство поворота вектора, .работающее по методу Волдера (" цифра за цифрой" ), содержащее регистры сдвига, сднигатели и суммато- го комбинационных сумматоров-вычитателей, единичный выход четвертого Пв триггера соединен с упранляюп ими входами десятого и одиннадцатого комбинационных сумматоров-вычитателей, первые информационные входы четверЬого и пятого комбинационных сумматоров-вычитателей соединены с входом первогО операнда устройства, вход второго операнда которого соединен с вторыми информационными входами четвертого и пятого комбинационных, сумматоров-вычитателей, единичный „ вход первого D триггера и информационный вход первого регистра сдвига соединены с входом третьего операнда устройства, адресные входы постоянных запоминающих блоков второй группы соединены с выходом двоичного счетчика, выходы данных первого, второго и третьего постоянных запоминающих блоков второй группы соединены с входами синхронизации соответственно девятого и десятого, одиннадцатого и двенадцатого, тринадцатого и четырнадцатого -триггеров, единичные выходы девятого, деся" того, одиннадцатого, двенадцатого, тринадцатого и четырнадцатого 11 -триггерон соединены с первыми информационными входами соответственно седьмоr о, шестого, девятого, восьмого, одиннадцатого и десятого комбинационных сумматоров-вычитателей, выходы десятого и одиннадцатого комбинационных сумматоров-нычитателей соеди(.. Ю иены соответственно с первой и второй шинами вьиодных данных ус гройства ры. Входы регистров сдвига соединены с. шинами входных и выходных данных и с вьиодами сумматоров, выходы регистров сдвига соединены с входами сумматоров и сдвигателей, выходы сдвигателей соединены с входами сумматорон. Сдвигатепи предназначены для осуществления операции умножения операндов на числа 2", где — целое Я.

Наиболее близким по технической сущности к предлагаемому является уст1132285 ройство, содержащее генератор тактовых импульсов, двоичный счетчик, постоянное запоминающее устройство, дешифратор, дна сдвигателя, выполненные на мультиплексорах, три регистра сдвига, три комбинационных сумматора-вычитателя и В -триггер, причем выход генератора соединен со счетным входом счетчика и с тактовыми входами всех регистров сдвига, выходы счетчи- 10 ка соединены с адреснйми входами постоянного запоминающего устройства и с входами дешифратора, выход дешифратора, соединен с входом синхронизации 2-триггера, выход 2-триг- !5 гера соединен с управляющими входами всех комбинационных сумматороввычитателей, выходы старших разрядов первого, второго и третьего регистров сдвига соединены с вторыми информа- 20 ционными входами соответственно первого, второго и третьего комбинационных сумматоров-вычитателей, выход младшего разряда первого регистра сдвига соединен с информационным вхо- 25 дом 3-триггера, первый информационный вход первого комбинационного сумматора-вычитателя соединен с выходом постоянного запоминающего устройства, выходы первого, второго и третьего 30 комбинационных сумматоров-вычитателей соединены с информационными входами соответственно первого, второго и третьего регистров сдвига, информационные входы. первого мультиплексора 35 соединены с первой шиной входных данных и с выходами разрядов третьего регистра сдвига, информационные входы второго мультиплексора соединены с второй шиной входных данных и с вы- 40 ходами второго регистра сдвига, управляющие входы обоих мультинлексоров соединены с выходами счетчика, выходы первого и второго мультиплексоров соединены с первыми информационными входами .соответственно второго и третьего комбинационных сумматоров-виеитателей (2) .

Недостатком известного устройства является его низкое быстродействие.

Цель изобретения — повьппение быстродействия устройства, осуществляющего поворот вектора по методу Волдера.

5э

Поставленная цель достигается тем, что в устройство для поворота вектора, содержащее генератор тактовых импульсов, двоичный счетчик, первую группу постоянных запоминающих блоков, дешифратор, первьж, второй и третий комбинационные сумматоры †вычитатели и первый D-триггер, выход генератора тактовых импульсов соединен со счетным входом двоичного счетчика и с тактовыми входами первого, второго и третьего регистров сдвига, выход двоичного счетчика соединен с адресными входами постоянных запоминающих блоков первой группы и с информационным входом дешифратора,,перS вый выход дешифратора соединен с входом синхронизации первого З-триггера, выход старшего разряда первого регистра сдвига соединен с первым информа- I

f ционным входом первого комбинацион- ного сумматора-вычитателя, второй информационный вход комбинационного сумматора-вычитателя соединен с выходом данных первого постоянного запоминающего блока первой группы, единичный выход первого

2-триггера соединен с управляющим входом первого комбинационного сумматора-вычитателя, дополнительно введены четвертый, пятый, шестой, седьмой, восьмой и девятый регистры сдвига, с четвертого по одиннадцатый комбинационные суг маторы-вычитатели, с второго по четырнадцатый 33-триггеры, вторую группу постоянных запоминающих блоков, причем первые информацион-ные входы второго и пятого комбинационных сумматоров-вычитателей соединены соответственно с выходами данных второго и третьего постоян- . ных запоминающих блоков первой груп; пы, выходы первого, второго, четвертого, пятого, шестого, седьмого, восьмого и десятого комбинационных сумматоров-вычитателей соединены с информационными входами соответственно второго, третьего, четвертого, седьмого, пятого, шестого и девятого регисти ров сдвига и с информационными входами соответственно второго, третьего, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого и четырнадцатого2 -триггеров, тактовые входы четвертого, пятого, шестого, седьмого, восьмого и девятого регистров сдвига соединены с выходом генератора тактовых импульсов, выходы старших разрядов первого, второго, третьего, четвертого, пятого, шестого, седьмого восьмого и девятого регистров сдвига соединены с вторыми информационными входами соответственно пер1132285 ного, второго, третьего, шестого, восьмого десятого, седьмого, девятого и одиннадцатого комбинационных сумматоров-вычитателей, входы синхронизации второго, третьего, четверто- 5 го и пятого 2-триггеров соединены с первым выходом дешифратора, второй, третий и четвертый выходы депыфратора соединены с входами синхронизации соответственно шестого, седь- 0 мого и восьмого 3 -триггеров, единичные выходы второго и третьего 2-триггеров соединены с управляющими входами соответственно второго и третьего комбинационньи сумматоров-вычи- 15 тателей, выход третьего комбинационного сумматора-вычитателя соединен с единичным входом четвертогоЗ -триггера, единичный вход пятого 0-триггера соединен с выходом старшвго разряда 20 первого регистра сдвига, единичный . выход пятого D-триггера соединен с единичным входом шестого3 -триггера, единичные входы седьмого и восьмого

2-триггеров соединены с выходами 2S, младших разрядов соответственно четвертого и пятого регистров сдвига, единичный выход шестого ) -триггера о соединен. с управляющими входами четвертого и пятого комбинационных сум- 0 маторов-вычитателей, единичный выход седьмогоР -триггера соединен с управляющими входами шестого и седьмого комбинационных сумматоров-вычитателей единичный выход восьмого2 -триг9

35 гера соединен с управляющими входамн восьмого и девятого комбинационных сумматоров-вычитателей, единичный выход четвертого2 -триггера соединен с управляющими входами десятого и одиннадцатого комбинационных сумматоров-вычитателей,первые информационные входы четвертого и пятого комбинационных сумматоров-вычитателей соединены с входом первого операнда устройства, вход второго операнда которого соеди нен с вторыми информационными входами четвертого и пятого комбинационньи сумматоров-вычитателей, единичный вход первого 1)-триггера и ин50 формационный вход первого регистра сдвига соединены с входом третьего операнда устройства, адресные входы постоянных запоминающих блоков второй группы соединены с выходом двоичного счетчика, выходы данных первого, второго и третьего постоянньи запоминающих блоков второй группы соединены с входами синхронизации соответственно девятого и десятого одиннадцатого и двенадцатого, тринадцатого и четырнадцатого2 -триггеров

Ф единичные вьиоды девятого, десятого, одиннадцатого, двенадцатого, тринадцатого и четырнадцатого D -триггеров соединены с первыми информационными входами соответственно седьмого, шестого, девятого, восьмого, одиннадцатого и десятого комбинационных сумматоров-вычитателей, выходы десятого и одиннадцатого комбинационных сумматоров-вычитателей соединены с шинами выходных данных.

На фиг. 1 представлена функциональная схема устройства; на фиг. 2 временная диаграмма его работы.

Устройство содержит генератор 1 тактовьи импульсов, двоичный счетчик 2, с первого по девятый регистры

3-11 сдвига, первую и вторую группы постоянных запоминающих блоков 12 и

13, дешифратор 14, с первого по восьмой 3 -триггеры 15-22 и с девятого по четырнадцатый Р -триггеры 34-39, с первого по одиннадцатый комбинационные сумматоры-вычитатели 23-33, входы 40-42 первого, второго и третьего операндов, первый и второй выходы 43 и 44 данных.

Поворот вектора комплексного чис ла осуществляется согласно алгорит му "цифра за цифрой" следующим образом.

Пусть вектор числа А 1 jYo поворачивается на угол oC . Результа том поворота является вектор числа В =М„+j („<, координаты которого вычисляются по итерационной процедуре, (1) (2) (3) (4) а)= sigil 21, 2 = 2 -а. arctg2

1Н

Для и -разрядного комплексного числа процедура повторяется tp раз (при требовании сохранения точности до младшего разряда числа) . Начальные условия: = О, Для реализации соотношений (1) (4) требуются устройства, выполняющие сложение, вычитание, сдвиг (умножение на 2 ) и постоянное запоI минающее устройство (ПЭУ), хранящее значения функцииагс1 2 . При реализации операций (1) -(4) посредством устройства прототипа для поворота одного вектора комплексного чис7 113 ла требуется Il (И+1) тактовых импульсов, где п — разрядность числа.

Для обработки Я чисел требуются временные затраты, соответствующие Й.п х

«(И+1) тактовым импульсам. Структура предлагаемого устройства позволяет сократить временные затраты на обработку массивов комплексных слов эа счет одновременной обработкй г! слов. Структура устройства рассчита- 1р иа на разрядность вещественной и

1мнимой .частей обрабатываемого слова, !1= 4 (без учета знакового разряда) и может быть расширена для обработки слов произвольной разрядности.

Устройство работает следующим образом.

Генератор формирует тактовые импульсы, управляющие работой регистров 3-11 сдвига. Эти импульсы посту-. 2О пают на счетный вход двоичного счетчика 2. Коэффициент пересчета счетчика равен пяти (в общем случае !1+1) .

Выходы разрядов счетчика соединены с адресными вхсдами блоков 12, где 25 о хранятся значения величины е cog 2, агс1ф 2, aqc4g 2 (в общем случае до агс1 г2 ) . .На информационный вход регистра 3, начиная с момента времени4, последовательно во времени ро- З ступают разряды числа 2д = -с . Порядок поступления устанавливается от млад ших разрядов к старшим. Разрядность регистров 3, Ф"и"5 сдвига равна 5 (в общем случае И+1) ° В момент времени (фиг. 2) по истечении и +! тактовых 5 импульсов число Я„ оказывается полность@ записанным в регистре 3.

В этот момент по команде с дешифратора 14, поступающей через каждые И +! тактовых импульсов, стар-.40 ший (знаковый) разряд числа 2ð фиксируется в 3 — триггере 15. Выход

Э-триггера соединен с управляющим входом комбинационного сумматора-вычитателя (КСВ) 23 и, в зависимости от зафиксированного бита а =Sip n %д в продолжении следующих й+1 тактов осуществляется сложение с числом

« или вычитание из него в соответствии с выражением (4) величиныагсф 150 поразрядно поступающей из блоков 2 от младших разрядов к старшим. К моменту времени 1 в регистре 4 фор2 мнруется код числа 2; = 4>- а агс1 2

его старший (знаковый) разряд а«фик455 сируется в триггере 16 и далее выполняются аналогичные операции. В, момент времени 45 в триггере 17 фик2285

8 сируется знак а> а в момент времени в триггере 18 фиксируется знак аЗ. При этом остальные разряды числа не фиксируются, так как при и

4 нет необходимости в его запоминании.

Поступление кодов вещественной части (Хо) и мнимой части (У ) комплексного числа, подвергаемого операции поворота вектора, в КСВ 26 и 27 начинается в момент времени 1 через

11 тактов (в общем случае через п 1Ь+2/2 тактов) после начала приема числа 2о (момент времени о ) . К моменту времени 1 с дешифратора 14 на триггер 20 приходит сигнал, разрешающий запись в него бита а =6 я пZ>.

Бит а пр дставляет собой старший (знаковый) разряд числа Z который к моменту записан в D -триггере 19.

Бит ао сохраняется в триггере 20 в продолжение и +1 тактов, необходимых для осуществления операций (2) и (3) н д 11 -разрядным числом. Операции (2) и (3) для 1 = 0 осуществляются в КСВ

26 и 27, а .результаты этих операций в продолжение И+1 тактов после момента 1 последовательно проходят регистры б и 9, имеющие по два разряда.

Ф

В продолжение такта, следующего за моментом 1, на выходе первого блока

13 появляется сигнал логического нуля, препятствующий записи младших разрядов чисел Х! и У<: в П-триггеры 34 и 35 соответственно. В продолжение следующих ц тактов на выходе первого блока 13 форм руется сигнал логической единицы, разрешающей запись в триггеры 34 и 35. В результате на

КСВ 28 и 29 с триггеров 35 и 34 соответственно в продолжение и +! тактов, начиная с момента временит4, поступают кодычисел Х,2 и Х„2 . Ha дру-, гие входы КСВ 28 и 29 в это время, поступают соответственно коды чисел )(и Y из регистров б и 9, и

КСВ осуществляют операции (2) и (3) для j = 1. К моменту 44 на управляющие входы КСВ 29 и 30 приходит знак 0 с выходами-триггера 21. Знак ф, фиксируется в триггере 2 1 из третьего,, считая от мпадшего, разряда в момент времени 4g (фиг. 2) и хранится в триггере в продолжение следующих г! +1 тактов. В продолжение h+! тактов после момента 14 коды чисел Х и посту2 пают в трехразрядные регистры 7 и 10 сдвига.

9 1132

На вьр оде второго блока 13 в продолжение двух тактов, следующих за моментом 1, формируется сигнал ло- гического нуля, а в продолжение сле.дующих 11 -1 тактов — сигнал логической единицы. С триггеров 37 и 36 на

КСВ 30 и 3 1 соответственно,. начиная с момента 1д, в продолжение и+1 так-2 тов поступают коды чисел (2 и д 2, На другие входы КСВ 30 и 31 в это 10 время поступают из регистров 7 и 10 коды чисел Х и 1 соответственно.

Знак О фиксйруется в триггере 22, С выходов КСВ 30 и 31 в продолжение

И+1 тактов с момента t в четырех- 15 разрядные регистры 8 и 11 сдвига поступают коды Х> и Yg

На выходе третьего блока 13 сигнал логического нуля формируется в продолжение следующих -2 тактов. На- 20 чиная с момента 1 у с выходов 2 -триг-. геров 39 и 38 на входы КСВ 32 и 33 в продолжение и + 1 тактов поступают коды чисел Y 2 и М1 2 . Из регистров 8 и 11 на другие входы КСВ 32,25 и 33 в это время поступают коды Х и

Знак Q. фиксируется в U -òðèããåре 18 в тот же момент времени у, когда он появляется на выходе КСВ 25 (фиг. 2). На выходы данных в продол- gp жение й+1 тактов с моментами поступают коды вещественной (Х4) и мнимой (Y ) частей результата вычислений.

До момента времени 1 считывание результатов вычислений не производится.

Разряды входных данных следующего обрабатываемого вектора начинают поступать в устройство непосредственно по окончании поступления входных дай-, 4О ных предыдущего вектора. Обозначим

r 1 i их соответственно Х@, У и

Разряды Z поступают в регистр 3 с

1 момента 1< по момент 4g . Разряды Х и У поступают Hà KCB 26 и И с момен" та с задержкой по отношению к раз6 рядам X нап in 2/2 тактов. Результаты вычисления Х„ и У„ (фиг. 2) поступают на выходы данных в продолжение и + 1

Фактов, начиная с момента 1 средственно по окончании поступления разрядов предыдущего числа, Аналогичным образом обрабатывают слово Х" и У" (фиг. 2).

Затраты времени на обработку одного слова соответствуют (п+1)™ тактов, а затраты на обработку К слов — (11+1} + (Й-1)х(1+1) = (n+ t)x х(в+К) тактов. Таким образом, время

285 10 на обработку М слов, начиная с N

11= 2, уменьшается по сравнению с вестным устройством на интервал, ветствующий ("-t)n -М- 11тактовым пульсам

)! изсоотим6= M (n«l-(п фпм й!=(Й-1! n — n-й. динены между собой регистр 3, комбинационный сумматор-вычитатель 23 и триггер 15. Регистры в этом случае содержат по и +1 разрядов. На выходе схемы находится регистр 18, соединенный с выходом комбинационного сумматора-вычитателя последнего блока (фиг . 1) . В схеме обработки Х; и У; (регистры 6-.11, КСВ 26-33, D -тригге ры 19-22, 34-39) в общем случае содержится 11 -1 блоков, включающих два регистра сдвига, два КСВ и не менее трех O-триггеров, соединенных так, как соединены регистры 6 и 9, КСВ 26. и 27, триггеры 19, 20, 34 и 35 на фиг. 1. При этом для блока, осуществляющего l -ю итерацию, = 1,2...,(n-t), регистры, соответствующйе регистрам

6 и 9, содержат по > +1 разрядов, число -триггеров в цепи, соответствующей последовательности триггеров 19 и 20, определяется тем фактом, что знак а;»1 должен быть задержан по отношению к времени его появления в младших разрядах регистров из схемы обработки 2; (регистры 3, 4 и 5 на фиг. 1, моменты времени,,1 на- фиг. 2) на(" " 1 " )/ тактов (соответственно промежуткам времени

41-4, 14-4<,46 -t, на фиг . 2) . Тактирование триггеров, соответствующих триггеру 19, осуществляется через каждые п+1 тактов, а триггера, соответствующего триггеру 20 — в момент поступления нового слова на КСВ, соот- ветствующий КСВ 26 и 27 (момент 1 на фиг. 2) .

Функции и связи генератора 1, счетчика 2, блоков 12 и 13, дешифратора

14, выходных КСВ 32 и 33 не зависят от разрядности обрабатываемых слов.

Итак, для реализации устройства, обрабатывающего И -разрядные комплексные числа, в схеме обработки 7,, (регистры 3, 4 и 5, комбинационные сумматоры-вычитатели 23, 24 и 25, Б -триггеры 15, 16, 17 и 18) требуется и -i блоков, содержащих. регистр сдвига,, комбинационный сумматор-вычитатель и

Т1-триггер, соединенные так, как сое12

285

11 1132

Счетчик 2 имеет коэффициент пересчета, равный 0+1, блоки 12 и 13 — число одноразрядных выходов, равное н -1, дешифратор 14 предназначен для декоди рования чисел от 0 до 6

Устройство предполагает меньшие, аппаратурные затраты, чем тривиальное использование блоков, аналогич- ных устройству-прототипу, для парал." лельной обработки и разрядов. Для 1б реализации поворота вокруг вектора

4-разрядного комплексного числа в . предпаженном устройстве требуется 47

2-триггеров (используемых в составе регистров сдвига и автономно), а при использовании четырех блоков устройства-прототипа — 64 О-триггера.

В общем случае для и блоков устройства-прототипа требуется .Зй + 4п

ID-триггера,а в предложенном устройст-. 20 ве - не более 2л2+ 51..Та ким образом, при больших разрядностях экономия аппаратурных затрат на элементы памяти составляет около одной трети. Кроме того, устройство не содержит муль-25 типлексоров, что позволяет не только сократить аппаратурные затраты, но и повысить быстродействие за счет ис ключения временных затрат на операцию умножения на 2 ", реализуемую . мультиплексорами прототипа. В прототипе период тактовых импульсов и >л л л .„. „, .,,-, где„ „- задержка мультиплексора; - задержка КСВ; л 35

o r, — задержка регистра.

В предложенном;, устройстве 7 „>aß + я" у а%С.

При реализации. устройства на серии

К155 быстродействйе за счет устранения мультиплексоров возрастает приблизительно в 1,3 раза.

Использование предложенного устройства позволяет повысить быстродейст- вие арифметических устройств, реализующих алгоритмы Волдера (" цифра

sa цифрой" ) . Отношение времени вычислений в известном устройстве ко времени вычислений в предлагаемом устройстве составляет Nn /(К+я) где

И- разрядность;И- число слов. Например, при обработке 1000 4-разрядных слов предложенное устройство работает приблизительно в 4 раза быстрее известного, при обработке 1000

10-разрядных слов — приблизительно в 10 раз. Устройство может быть использовано в процессорах быстрого

Преобразования Фурье, а также для реализации вычисления элементарных функций.

За базовый объект принято арифметическое устройство спектроанализатора"Solartron 1510" фирмы

"Schlumberger" (ЕЭС), осуществлякицее обработку 1024 10-разрядных слов в реальном масштабе времени в диапазоне частот 0-2,56 кГц. ИспользозаI йие предложенного устройства позволя ет производить обработку в 12,9 раз быстрее, что, в свою очередь, позволяет расширить частотный диапазон . входных цифровых сигналов до 33 кГц.

Экономическая эффективность изобретения заключается в повышении быстродействия.

1132285

1132285 у II n, Yn

Составитель В.Венцель

Редактор Л.Алексеенко Техред Л.Микеш

Корректор М.Демчик

Заказ 9792/40 Тирал 698

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35,. Раушская наб., д. 4/5

«\ ««« ЮФ

Филиал ППП"Патент", r. Узгород, ул. Проектная, 4

Подписное

fp

Ly

Уу

Фиг.2