Делитель частоты импульсной последовательности

 

ДЕЛИТЕЛЬ ЧАСТОТЫ ИМПУЛЬСНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ, содержащий блок деления частоты, вход которого соединен с шиной тактовой частоты, блок стробирования, вход которого соединен с шиной управления, и блок логических элементов, состоящий из первого и второго элементов И, выходы которых через элемент ИЛИ соединены с выходной шиной устройства. 2 отличающийся тем, что, с целью повьш1ения быстродействия, в него введены первый и второй, инверторы и две пары комплиментарных МОП-транзисторов, первая из которых включена в цепи прямого выхода блока стробирования и первого.входа первого элемента И блока логических элементов, а вторая - в цепи инверсного выхода блока стробирования и первого входа второго элемента И блока логических элементов, вторые входы первого И второго элементов И которого через первый, и второй инверторы соединены соответственно с прямым и инверсным выходами блока деления частоты и соответственно с затворами МОП-транзисторов противоположной проводимости разных пар комплиментарных МОП-транзисторов. СО &э 9д 05 а

. СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (111

4(51). Н 03 К 23/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВY

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬ1ТИЙ (21) 3525798/24-21 (22) 16.12.82 (46) 07.01.85. Бюл. № 1 (72) А.С.Сидоров и А.В.Калинин (53) 621.374.32(088.8) (56) 1. Авторское свидетельство СССР № 661813, кл. Н 03 К 23/00, 1977.

2. Патент США ¹ 3768022, кл. 328-39, 1972 (прототип). (54)(57) ДЕЛИТЕЛЬ ЧАСТОТЫ ИМПУЛЬСНОИ ПОСЛЕДОВАТЕЛЬНОСТИ, содержащий блок деления частоты, вход которого соединен с шиной тактовой частоты, блок стробирования, вход которого соецинен с шиной управления, и блок логических элементов, состоящий иэ первого и второго элементов И, выходы которых через элемент ИЛИ соединены с выходной шиной устройства, отличающийся тем, что, с целью повышения быстродействия, в него введены первый и второй.инверторы и две пары комплиментарных

МОП-транзисторов, первая из которых включена в цепи прямого выхода блока стробирования и первого. входа первого элемента И блока логических элементов, а вторая — в цепи инверсного выхода блока стробирования и первого входа второго элемента И блока логических элементов, вторые входы первого и второго элементов И которого через первый и второй инверторы соединены соответственно с прямым и инверсным выходами блока деления частоты и соответственно с . затворами МОП-транзисторов противоположной проводимости разных пар комплиментарных МОП-транзисторов.

1133666

Изобретение относится к импульсной технике н может быть использовано в синтезаторах частот.

Известен делитель частоты импульсной последовательности, содержащий формирователь синхроимпульсов, двоичный счетчик, буферный и информационный регистры, триггер и логические элеиенты И, ИЛИ и И-ИЛИ flj .

Недостатком этого устройства яв- 1О ляется ограниченность быстродействия, обусловленная большим числом регулирующих частоту каскадов.

Наиболее близким к изобретению по технической сущности является 15 устройство, содержащее блок деления частоты, вход которого соединен с шиной тактовой частоты, блок стробирования, вход которого соединен с шиной управления, и блок логических элементов, первые входы элементов совпадения которого соединены соответственно с прямком и инверсным вьг ходами блока деления частоты, а вторые — соответственно с прямым и инверсным выходами блока стробирования, а выходы — через элемент ПЛИ с выходной шиной устройства, шина тактовой частоты соединена с одним из входов блока стробирования с синхровходом блока логических элементов (2) .

Это устройство имеет недостаточно высокое быстродействие из-за зависимости работоспособности элементов на максимальной (тактовой) частоте.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в делитель частоты импульсной последовательности, содержащий блок деления частоты, вход которого соединен с шиной тактовой частоты, блок стробирования, вход которого соединен с шиной управления, и блок логических элементов, состоящий нз первого и второго элеиентов И, выходы которых через элемент ИЛИ соединены с выходной шиной устройства, введены первый н второй инверторы н две пары комплиментарных МОП-транзисторов, первая из которых включена в цели прямого выхода блока стробирования и первого входа первого эле- мента И блока логических элементов, а вторая - в цепи инверсного вых4да блока стробировання и первого входа второго элемента И блока логических элементов, вторые входы первого и второго элементов И которого через первый и второй инверторы соединены соответственно с прямым и инверсным выходами блока деления частоты и . соответственно с затворами МОП-транзисторов противоположной проводимости разных пар комплиментарных

АКОП-транзисторов.

На фиг.l приведена структурная электрическая схема делителя частоты импульсной последовательности; на фиг.2 — временные диаграммы, поясняющие работу устройства.

Делитель частоты импульсной последовательности содержит блок 1 деления частоты, вход которого соединен с шиной 2 тактовой частоты, блок 3 стробирования, вход которого соединен с шиной 4 уйравления, и блок 5 логических элементов, состоящий из первого 6 и второго 7 элементов И, выходы которых через элемент

ИЛИ 8 соединены с выходной шиной 9 устройства, первый 10 и второй !1 инверторы и две пары 12 и 13 комплиментарных МОП-транзисторов, первая из которых 12 включена в цепи прямого выхода блока 3 стробирования и первого входа первого элемента 6 и блока 5 логических элементов, а вторая 13 — в цепи инверсного выхода блока 3 стробирования и первого входа второго элемента 7 И блока 5 логических элементов, вторые входы первого 6 и второго 7 элементов И которого через первый 10 и второй 11 инверторы соединены соответственно с прямым н инверсным выходами блока 1 деления частоты и соответственно с затворами МОП-транзисторов противоположной проводимости разных пар 12 и !3 комплиментарных МОП-транзисторов.

В устройстве функцию блока 1 выполняет динамический делитель часI тоты на два функции блока 3 выпол) няет формирователь парафаз но го си гнала, а функции блока 5 — элемент

2 х 2И вЂ” 2ИЛИ-НЕ.

Устройство работает следующим образои.

На выходах блока 3 в любой момент времени присутствуют разноименные импульсы (фиг.2 2, ) ) . На шину 2 устройства поступают импульсы (фиг. 2 ц ) входной частоты, н на выходах блока 1 формируются противофазные импу..тьсы (фиг. 20, Ь), частота

)133666 которых в два раза меньше частоты на шине 2. В результате ключи, образованные парами )2 н )3, попеременно открываются и закрываются. При этом логические уровни с выходов бло- ка 3 поступают на первые входы элементов 6 и 7 блока 5 (фиг.26,a), разрешая-прохокдение на шину 9 одной из двух противофазных импульсных последовательностей с выходов бло- )и ка I.

Каждый раэ при изменении на шине 4 управляющего сигнала изменяются на противоположные логические уровни на первых входах элементов 6 и 7 блока 5. Однако изменение указанных логических уровней происходит лишь в моменты времени, когда на вторых входах элементов 6 и 7 присутствует уровень логического нуля.

Задержка управляющих импульсов коммутации на время переключения МОПтранзисторов компенсируется задержкой в инверторах 10 и )1 (фиг.2u,к), При этом элементы 6 и 7 блока 5 осуществляют коммутацию импульсов, поступающих с выходов инверторов IO. и 11 без "подрезания" по длительности. В результате на выходе блока 5 в момент коммутации пар !2 и )3 не возникает коротких ложных импульсов (фиг. 14н) .

Таким образом, в моменты изменения сигнала на шине 4 происходит исключение одного полупериода иэ выходной импульсной последовательности, что равносильно исключению одного целого периода входной частоты на шине 2; это соответствует увеличению на единицу коэффициента пересчета устройства.

В устройстве вместо комплиментарных МОП-транзисторов могут быть использованы и отдельные МОП-транзисторы, однако при работе на высокой частоте следует предусмотреть средства для компенсации помех иэ цепи затворов. Блок 5 может быть выполнен и на других логических элементах с необходимюм соблюдением фаэ входншх сигналов.

По сравнению с прототипом данное устройство имеет большее быстродействие (почти в два раза), так как коммутация осуществляется импульсами поделенной на два входной частоты. При интегральном исполнении устройства сокращение высокочастотных цепей приводит к упрощению топология наиболее ответственной части кристалла и цоввюению максимальной рабочей частоты.

1133666

Составитель А. Соколов

Редактор С.Лыжова ТехредС.Легеза Корректор А. Зимокосов

Заказ 9960/44 Тираж 871 Подписное.ВНИИПИ Государственного комитета СССР пв делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная,4