Микропрограммное устройство управления

 

1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок памяти микрокоманд, регистр адреса микрокоманд , регистр микрокоманд, коммутатор адреса, мультиплексор логических условий, первый коммутатор, генератор тактовых импульсов и первьй блок элементов И, причем группа выходов первого блока элементов И соединена с группой управляющих входов коммутатора адреса, группа выxctqoB которого соединена с группой информационных входов регистра адреса микрокоманд, j -и выход которого, где (« 1,2,..., (п-1),(п - разрядность адреса блока памяти микрокоманд ), соединен сj -м адресным входом блока памяти микрокоманд, L выходов немодифицируемых разрядов адреса которого, где t- число немодифицируемых разрядов адреса, соединены с L информационными входами первой группы коммутатора адреса, группа выходов кода управления формированием адреса регистра микрокоманд соединена с группой прямых входов первого блока элементов И, вход разрешения формирования адреса микрокоманд устройства соединен с инверсными входами первого блока элементов И, группа выходов кода операций блока памяти микрокоманд и груп (/) па выходов кода управления формированием адреса блока памяти микрокоманд соединены соответственно с первой и второй группами информационных входов регистра микрокоманд, вход син -С хронизации которого соединен с первым выходом генератора тактовых йм;пульсон , группа выходов кода логических условий регистра микрокоманд DO соединена с группой управляющих 1 входов мультиплексора логических :О условий,(cJ -1) информационных вхосо дов которого, где d - разрядность кода неприоритетных логических условий , соединены со входами неприоритетных логических условий группы входов логических условий устройства , выход мультиплексора логических условий соединен с первым информационным входом первого коммутатора, первая группа выходов кода микроопераций регистра микрокоманд является первой группой управляющих выходов устройства , отличающееся тем, что, с целью повышения быстродействия.

СОЮЗ СОВЕТСКИХ

МФЧ П

РЕСПУБЛИК (19) (111

4(51) С 06 Г 9/22

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

AO ДЕЛАМ ИЗОБРЕТЕНИЙ И О П (РЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPGHQMY СВИДЕТЕЛЬСТВУ (21) 3619806/24-24 (22) 13.07.83 (46) 15.01.85. Бюл. № 2 (72) А.И. Кривонос ов, H. В. Кириченко, В.А.Калмыков, В.П.Супрун, Н.Ф.Меховс кой, А.В.Сычев, Г.Н.Тимонькин, С.Н.Ткаченко и В.С.Харченко (53) 681.325(088.8) (56) 1.Геолецян А.Г. "ЭВМ Наири-3".

Программирование и микропрограммирование, М., "Статистика" 1979, с.1115.

2. Авторское свидетельство СССР № 928355, Ka, G 06 F 9/22, 1982.

3. Ээйс Э.,Синтез и оптимизация программ с использованием р-функций. Экспресс-информация. Сер. "Вычислительная техника", 1982 ¹ 36, рис. t (прототип).

4. Шишмарев А.И.,Заморин А.П. Анг- ° ло-русско-немецко-французский толковый словарь по вычислительной технике и обработке данных ° Под ред. Дородицына, M., "Русский язык", 1978 ° (54)(57) 1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок па- ,мяти микрокоманд, регистр адреса микрокоманд, регистр микрокоманд, коммутатор адреса, мультиплексор логических условий, первый коммутатор, генератор тактовых импульсов и первый блок элементов И, причем группа выходов первого блока элементов

И соединена с группой управляющих входов коммутатора адреса, группа выходов которого соединена с группой информационных входов регистра адреФ са микрокоманд, 1 -й вьиод которого, где () = 1 ° 2,...,(n-1),(п - разрядность адреса блока памяти микрокоМанд), соединен с j — м адресным входом блока памяти микрокоманд, выходов немодифицнруеMbIx разрядов адреса которого, где 1 — число немодифицируемых разрядов адреса, соединены с 1„информационньпчи входами п ерв ой r р уппы к оммутат ор а адр ес а, группа выходов кода управления формированием адреса регистра микрокоманд соединена с группой прямых входов первого блока элементов И, вход разрешения формирования адреса микрокоманд устройства соединен с инверсными входами первого блока элементов И, группа выходов кода операций блока памяти микрокоманд и груп- Е па вьиодов кода управления формированием адреса блока памяти мнкрокоманд соединены соответственно с пер- С вой и второй группами информационных входов регистра микрокоманд, вход син-Я хронизации которого соединен с первым выходом генератора тактовых Импульсов, группа выходов кода логи ческих условий регистра микрокоманд соединена с группой управляющих входов мультиплексора логических (© условий, (d -1) информационных входов которого, где 3 — разрядность кода неприоритетных логических условий, соединены со входами неприоритетных логических условий группы входов логических условий устройства, выход мультиплексора логических фЬ условий соединен с первым информационным входом первого коммутатора, пер. вая группа выходов кода микроопераций регистра микрокоманд является первой группой управляющих вьиодов устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, ции регистра адреса микрокоманд соединен с выходом элемента ИЛИ, второй вход которого является входом управления записью адреса от внешних объектов устройства, входы приоритетньи логических условий группы входов логических условий устройства соединены со входами блока приоритета логических условий, первый выход блока приоритета логических условий соединен с 3 -м информационным вхо- . дом мультиплексора логических условий, Р -й выход блока приоритета логических условий,где р = 2,3,..., (К+1), соединен с первым информационным входом Р -го коммутатора группы, вьиод g -го коммутатора,где 5 =1, 2, s... (k+1), соединен с (-ым информационным входом первой группы коммутатора адреса.q =О.+1), (1.+2),...,

5-м входом первой группы второго блока элементов И, L входов второй группы которого соединены с 1„ вьиодами немодифицируемых разрядов адреса блока памяти микрокоманд, второй информационный вход 5 -ro коммутатора соединен с 5 -м выходом модифицируемьи разрядов адреса блока памяти микрокоманд, управляющий вход $ -го коммутатора соединен с выходом признака анализа приоритетных логических условий регистра микрокоманд, выход признака анализа неприоритетньи логических условий которого соединен с управляющим входом первого коммутатора.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок приоритета логических условий содержит, к -элементов И, причем прямые входы

4-элементов И являются -входами.блока, инверсный вход первого элемента

И является (+1)-м входом блока и первым выходом блока и соединен с

Ъ-м инверсным входом Ч --го элемента

И, где Ч 2,3,...,(,× = В, выход -го элемента И где t = 1,2,..., (k-1) является (t,+1)-м выходом блока и соединен с (Э-1)-м инверсным входом М -ro элемента И, выходы k-го элемента И являются (+1)-м выходом блока.

3. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок пуска-останова содержит триггер и эле "мент И, причем вход установки в ноль триггера является первым входом блока, первый и второй входы элемента И являются соответственно вторым и

1134936 оно дополнительно содержит блок приоритета логических условий, блок пус-: ка-останова, триггер адресации, со второго по (k+1)-ый коммутаторы, где (Ц+1) - число модифицируемых разрядов адреса следующей микрокоманды, группу блоков элементов И, дешифратор типа микрокоианд, дешифратор несовместимых микроопераций, элемент ИЛИ и второй блок элементов И, причем группа выходов второго блока элементов И соединена с группой адресньи выходов устройства и со второй группой информационных входов коммутатора адреса, третья группа информационньи входов которого является группой адресньи входов устройства, первые входы второго блока

Э элементов И соединены со входом признака адресации к внешней памяти устройства, вход признака начала работы устройства соединен с первым входом блока пуска-остаиова, выход которого соединен со входом запуска генератора тактоиьи импульсов, группа выходов кода типа микрокоманды регистра микрокоманд соединена с группой входов дешифратора типа микрокоманд, -й выход которого, где

1,2,...,яъ, (Ф вЂ” количество групп совместимых микроопераций первого тина) соединен с первыми входами (-го блока элементов И группы, вторые входы которого соединены со входами дешифратора несовместимых микроопераций и с выходами кода микроопераций регистра микрокоманд второй группы, группа вьиодов блоков элементов И группы является второй группой управляющих выходов устройства, группа выходов дешифратора несовместимьи микроопераций является третьей группой управляющих выходов устройст. ва, стробирующий вход дешифратора несовместимьи микроопераций соединен с (1й+1)-м выходом дешифратора типа микрокоманд, второй выход генератора . тактовых импульсов соединен с первым входом элемента ИЛИ и со вторым

, входом блока пуска-останова, третий вход которого соединен с выходом признака конца работы регистра микрокоманд, третий и четвертый выходы генератора тактовых импульсов соединены соответственно со входами установки в "1" и установки в "0" триггера адресации, выход которого соединен с A -м адресным входом блока памяти микрокоманд, вход синхрониза1134936 третьим входами блока, выход элемен- "1" триггера, выход которого является та И соединен со входом установки в выходом блока..

Изобретение относится к вычислительной технике и может быть использовано для построения устройств управления вычислительных систем.

Известно микропрограммное устрой- 5 ство управления, содержащее блоки памяти адресных и операционных микрокоманд, регистр адреса, счетчик микрокоманд, блок синхронизации, элементы И, ИЛИ (1) .

Недостатком этого устройства является узкая область применения, обусловленная невозможностью реализации проверки приоритетных логических условий. 15

Известно также микропрограммное устройство управления, содержащее регистры адреса и микрокоманд, блок памяти микрокоманд, элементы И, ИЛИ (2), Недостатком устройства является 20 узкая область применения.

Наиболее близким к предлагаемому устройству по технической сущности и достигаемому эффекту является микпропрограммное устройство управления, 5 содержащее блок памяти микрокоманд, регистр микрокоманд, коммутатор адреса, мультиплексор логических условий, первый коммутатор и блок элементов И, причем выход блока элементов 30

И соединен с первой группой входов коммутатора адреса, группа выходов которого соединена с информационными входами регистра адреса микрокоманд, группа выходов регистра адреса микро- З5 команд соединена с соответствующими

11 разрядами (где (a+I) — число ячеек в блоке памяти микрокаманд), группы адресных входов блока памяти микрокоманд,. выходы немодифицируемых раз-40 рядов группы выходов которого соединены с соответствующими входами немодифицируемых разрядов второй группы входов коммутатора адреса, выход первого модифицируемого разряда груп-. 45 пы выходов блока памяти и микрокоманд соединен с первым информационным входом первor о коммутатора, вы- ход которого соединен.с соответствующим -входом модифицируемых разрядов второй группы входов коммутатора адреса, группа выходов блока памяти микрокоманд соединена с группой информационных входов регистра микрокоманд, первая группа выходов которого соединена с группой информационных входов блока элементов И, выходы разрядов логических условий второй группы выходов регистра микрокоманд соединены с группой управляющих входов мультиплексора логических условий, .первая группа информационных входов которого соединена со входами разрядов .бесприоритетных логических условий группы входов логических условий устройства, выход первого управляющего разряда второй группы выходов регистра микрокоманд соединен с управляющим входом первого коммутатора f3) .

Hepocтатком данного устройства является низкое быстродействие, обусловленное сложностью обработки прерываний на микропрограммном уровне, Для реализации реакции на приоритетные логические условия, вызывающие прерывания, в прототипе необходимо выполнить следующие действия.

Периодически, с требуемой частотой реакции на приоритетные логические условия в устройстве должно передаваться управление специальной микропрограмме, осуществляющей так называемый "поллинг" (4), т.е. циклическую проверку этих логических условий в порядке уменьшения приоритета. В случае положительного исхода проверки какого-либо приоритетного условия управление должно передаваться мик-. ропрограмме организации реакции на это условие, а адрес возврата в микропрограмму поллинга — запоминаться.

После завершения обработки данного приоритетного логического условия производится возврат к микропрограмме

II It поллинга и далее на прерванную. "поллингом" микропрограмму.

3 1134

Поскольку микропрограмма "поллинга" должна выполняться довольно часто, то быстродействие прототипа существенно снижается. Кроме того, после выполнения "поллинга" для осуществления возврата в основную микропрограмму для каждой точки возврата необходимо вырабатывать фиктивные логические условия, идентифицирующие точку возврата. Сказанное относится 1п также к возврату из микропрограммыобработчика прерывания.

Целью изобретения является повышение быстродействия.

4$

Поставленная цель достигается тем, что в микропрограммное устройство управления, содержащее блок памяти микрокоманд„ регистр адреса микрокоманд, регистр микрокоманд, коммутатор адреса, мультиплексор логических условий первый коммутатор„ генератор тактовых импульсов и первый блок элементов И, причем группа выходов первого блока элементов И соединена с группой управляющих входов коммутаэ тора адреса, группа выходов которого соединена с группой информационных входов регистра адреса микрокоманд, 1

1-й выход которого, где = 1,2,. (П-1) (й — разрядность адреса блокапамяти микрокоманд, соединен с 4 -м адресным входом блока памяти микрокоманд, 1.-выходов немодифицируемых разрядов адреса которого,где 1 - число немодифицируемых разрядов адреса, 35 соединены с L информационными, входами первой группы коммутатора адреса, группа выходов кода управления формиро-ванием адреса регистра микрокоманд соединена с группой прямых входов первого 40 блока элементов И,вход разрешения формирования адреса микрокоманд устройства соединен с инверсными входами пер. вого блока элементов; И, группа выходов кода операций блока памяти микрокоманд и группа выходов кода управления формирования адреса блока памяти микрокоманд соединены соответственно с первой и второй группами информационных входов регистра мик- о рокоманд, вход синхронизации которого соединен с первым выходом генератора тактовых импульсов, группа выходов кода логических условий регистра микрокоманд соединена с группой управляющих входов мультиплексора логических условий, (3.-1) информационных входов которого, где g — раз93б 4 рядность кода неприоритетных логический условий, соединены со входами неприоритетных логических условий группы входов логических условий устройства, выход мультиплексора логических условий соединен с первым информационным входом первого коммутатора, первая группа выходов кода микроопераций регистра микрокоманд является первой группой управляющих выходов устройства, дополнительно введены блок приоритета логических условий, блок пуска-останова, триггер адресации, со второго по (44+1)-й коммутаторы, где (+ 1) — число модифицируемых разрядов адреса следующей микрокоманды, группу блоков элементов И, дешифратор типа микрокоманд, дешифратор несовместимых микроопераций, элемент ИЛИ и второй блок элементов И, причем группа выхоров второго блока элементов И соединена с группой адресных выходов устройства и со второй группой информационных входов коммутатора адреса, третья группа информационных входов которого является группой адресных входов устройства, первые входы второго блока элементов И соединены со входом признака адресации и внешней памяти устройства, вход признака начала ра- . боты устройства соединен с первым входом блока пуска-останова, выход которого соединен со входом запуска генератора тактовых импульсов, группа выходов кода типа микрокоманды ра гистра микрокоманд соединена с группой входов дешифратора типа микрокоманд, 4 -й выход которого, где

1,2,...,, (гп — количество групп совместимых микроопераций первого типа) соединен с первыми входами < -го блока элементов И группы, вторые входы которого соединены со входами дешифратора несовместимых микроопераций и с выходами кода микроопераций регистра микрокоманд второй группы, группа выходов блоков элементов И группы является второй группой управляющих выходов устройства, группа вы" ходов дешифратора несовместимых микроопераций является третьей группой управляющих выходов устройства, стробирующий вход дешифратора несовместимых микроопераций соединен с (y+ 1) -м выходом дешифратора типа микрокоманд, второй выход генератора тактовых импульсов соединен с первым входом элемента ИЛИ и со вторым входом

f 134936 гера, выход которого является .выходом блока °

На фиг. 1 приведена функциональная схема предлагаемого микропрограммно5 го устройства управления, на фиг . 2— функциональная схема блока приоритета логических условий," на фиг. 3 ! функциональная схема блока пуска-останова.

О Устройство содержит блок 1 памяти микрокоманд, блок 2 приоритета логических условий, регистр 3 адреса микрокоманд, регистр 4 микрокома|д, коммутатор 5 адреса, мультиплексор 6

25 логических условий, дешифратор 7 типа микрокоманды, дешифратор 8 не— совместньк микроопераций, генератор

9 тактовьк импульсов, блок 10 пускаостанова, триггер 11 адресации, |руппа 12 коммутаторов 121, 12,..., 12f,, 12k+1, группу 13 блоков 13, 13.-, f3) элементов И, первый блок 14 элементов И, элемент 15 ИЛИ, второй блок 16 элементов И, группу 17 адресных выходов, группу 18 адресных входов устройства, вход 19 признака начала работы, группу 20 входов логических условий, вход 21 управления за. писью адреса от внешних объектов, вторую группу 22 управляющих вькодов, третью группу 23 управляющих вькодов, первую группу 24 управляющих выходов, r руппу входов 25 бл ока 2 приоритета логических условий, группы 26, 27, 28 выходов регистра 4, группу 29 входов коммутатора 5, группу 30 информационньк входов мультиплексора 6 логических условий, группу 31 управ ляющих входов мультиплексора б логических условий, стабилизирующий вход

32 дешифратора 8 несовместимых микро " ойераций, выходы несовместимых микро. операций 33, выходы 34-37 генератора

9 тактовык импульсов, выходы 38 мо-, дифицнруемых разрядов группы выходов блока памяти микрокоманд, управляющие входы 39! и 392 группы коммутаторов и выход 40 признака конца работы регистра 4. блока пуска-останова, третий вход ко торого соединен с выходом признака конца работы регистра микрокоманд, третий и четвертый выходы генератора тактовьк импульсов соединены соот- 5 ветственно со входами установки в "1" и установки в "0" триггера адресации, вькод которого соединен с и-м адресным входом блока памяти микрокоманд-, вход синхронизации регистра адреса 10 микрокоманд соединен с выходом элемента ИЛИ, второй вход которого является входом управления записью адреса от внешних объектов устройства, входы приоритетных логических усло- вий группы входов логических условий устройства соединены со входами блока приоритета логических условий, первый выход блока приоритета логических условий соединен cd -м инфор- 2 мационным входом мультиплексора логических условий, р -й выход блока приоритета логических условий, где

Р =2,3,..., (+1) соединен с первым информационным входом Р -го коммутатора группы, выход 5 -20 коммутатора, где 5= 1,2,..., (k+f) соединен с -м информационным входом первой груп-. пы коммутатора адреса (g = (i+f), (4+2),..., (!.+!<+1) и с 5 -м входом пер-д вой группы второго блока элементов Я, ! Ь входов второй группы которого соединены с (, выходами немодифицируемых разрядов адреса блока памяти микрокоманд, второй информационный вход

5-ro коммутатора соединен с 5 -м выходом модифицируемых разрядов адреса блока памяти микрокоманд, управляющий вход р -ro коммутатора соединен с вькодом признака анализа приоритет-4о ных логических условий регистра иикрокоманд, выход признака анлиза неприоритетных логических условий которого соединен с управляющим вХодом первого ком- 4 „.утатора.

Кроме того, блок приоритета логи. ческих условий содержит k -элементов

I ,И, причем прямые входы k -элементов И являются L -входами блока, инверсный вход первого элемента И является (k+1)-м входом блока и первым выходом блока и.соединен с ЧЧ-м инверсным входом Ч -го элемента И, где Ч

2,3,...,1, Ч =ф, выход $ -го элемента

И, где (ф 1,2,... „(k-f)J, является (t+1)-м выходом блока и соединен с (Щ-1)-м инверсным входом V -го элемен. та И, выходы к-ro элемента И является (+1)-м выходом блока.

Кроме того, блок пуска-останова содержит триггер и элемент И, причем вход установки в ноль триггера является первым входом блока, первый и второй входы элемента И являются соответственно вторым и третьим входами блока, выход элемента И соединен со входом установки в "1" триг7 113493

Блок 2 приоритета логических усло. вий (фиг. 2} содержит k -элементов И

411-41К.

Блок 10 пуска-останова (фиг. 3) содержит триггер 42 и элемент И 43 °

Блок 1 (фиг. 1) предназначен для хранения микропрограммы работы устройства. Он может быть выполнен на типовых интегральных схемах, налример 556РУ1. 1Î

В блоке 1 размещаются операционные и адресные части микрокоманд. Причем операционные части микрокоманд расположены в зоне блока 1 с адреса0-(2И-1), rye (,„+1) ность блока 1, а адресные части в зоне 2" -(2 -1). Для адресации внутри каждой из зон блока 1 необходимо

jEo(> 2 t. разрядов регистра 3 адреса микрокоманды. Для межзонной селекции необходим еще один адресный разряд, который реализуется триггером 11.

При единичном состоянии триггера 11 осуществляется обращение к адресной зоне блока 1, а при нулевом — к опе- д5 рационной.

Описанная компоновка информации блока 1 позволяет сократить на один разряд адресную часть микрокоманды за счет необходимости задания в формате микрокоманды только внутри зонного адреса.

С выхода блока 1 адрес очередной микрокоманды поступает модифицируемым разрядами на группу 12 коммутато35 ров, выходы которого совместно с не- " модифицируемыми разрядами адреса образуют группу разрядов инстинного адреса микрокоманпы, соединенную с группой входов второго блока 16 элементов И и группой 29 входов мультиплексора 5.

Блок 2 (фиг. 2) приоритета логических условий предназначен для вьделения унитарного кода сигнала логичес- 15 кого условия старшего приоритета.

Предлагаемое устройство позволяет обрабатывать логические условия двух типов: приоритетные и бесприоритетные, Для подмножества приоритетных логических условий Х (X Е2,,Х )X=lJ, где

Ф М,%

Х,Х вЂ” подмножества приоритетных и бесприоритетных логических условий соответственно, 0 -множество логических условий, блок 2 устанавливает порядок выбора для анализа в соот3( ветствии с системой функций У; (I е1, +1,. где К +1 — мощность множества X) его выходных сигналов

У = Х

1 4) < =Х,Х,, М Ф у3 - Х! х Хз) (1) к -к %

У„- X„,...,X„„X„, 4 Ф вЂ” Ф

У„; — Х„,..., Х Х Х„

Регистр 4 предназначен для хранения операционной части микрокоманды.

С выходов 26 регистра 4 на блок 14 элементов И поступает код управления мультиплексора 14. Выходы типа микрокоманды регистра 4 соединены со входами дешифратора 7, который в зависимости от типа реализуемой микрокоманды (тип микрокоманды соответствует объекту управления) открывает соответствующий блок 13,(i Е, 1, ) элементов И или дешифратор несовместимых микроопераций 8.

Группа выходов 27 регистра 4 предназначена для вьдачи кода микроопераций. Группа выходов 24 предназначена для вьдачи совместимых микроопераций. С группы выходов 28 регистра 4 поступает на группу входов

3 1 мультиплексора 6 код проверяемых логических условий, на вход 39— сигнал управления группой 12 коммутаторов, на вход 40 блока 10 — сигнал признака окончания работы устройства.

Коммутатор 5 адреса предназначен для коммутации адреса очередной микрокоманды. При этом адрес очередной микрокоманды может поступать от следующих источников: начальный адрес микропрограммы работы устройства поступает с группы входов 18 устройства при нулевом ("00") коде на группе управляющих входов коммутатора.5 адреса, адрес может поступать с блока

16 элементов И, предназначенного для передачи на хранение во внешнюю память и восстановления адреса микропрограммы, прерванной по сигналам с группы адресных входов 18 устройства, например, при коде "10" на группе выходов 26 регистра 4 и соответственно на группе управляющих входов коммутатора 5 адреса, третьим источником адреса является истинный адрес очередной микрокоманды, поступающий на группу входов 29 коммутатора 5, например при коде "01" на группе выходов 26 регистра 4 и соответственно на

1134936 10 первой группе управляющих входов коммутатора 5.

На выходе коммутатора 5 выдается

1 код с6 в соответствии со следующей логической функцией 5 ! 2 3 где ЕН - нулевой код на выходе блока 14>

- коды на выходе блока 14 on3

141 14

У ределяющие прохождение адреса со входов 29 и 17 соответственно;

Л,8,А

A!2 — коды адреса на входах 18, 29 и 17 блока 5 соответственно. .Мультиплексор б (фиг . 1) предназначен для формирования сигнала 8 модификации адреса очередной микрокоманды по сигчалам бесприоритетных логических условий в соответствии со

20 следующей формулой

P=) X +).Yg+$X+y

1 25 где „(

Х íà (k+1)-м выходе блока 2, перво1 к+1 го Х, второго Х,...,Х1 -го безприоритетного логического условия, поступающих на группу входов 30, соответственно. Иодифицированные разряды адреса микрокоманд на выходе коммутаторов 12, -12< формируются следующим образом. При коде "00" на уп- 35 равляющих входах 39 и 39 на выходы коммутаторов поступает часть адреса микрокоманды с выходов 38 модифицируемых разрядов группы выходов блока

-: 1 памяти микрокоманд. При модифнка- 40 ции от приоритетных логических условий на управляющих входах 39 и 39 устанавливается код "11", а на группе 3 1 управляющих входов мультиплексора 6 логических условий устанавли- 45 вается код II при котором состояние (1 +1)-го выхода блока 2.передается на выход мультиплексора 6 логических условий. При модификации адреса по бесприоритетным логическим условиям 50 на управляющем входе 39 вырабатывается единичный сигнал, а на управляющем входе 39 — нулевой сигнал, при этом на выходы коммутаторов 12 12 + передается состояние выходов 3855 модифицируемых разрядов группы выходов блока 1 памяти микрокоманд, а на выход коммутатора 121 передается . состояние выхода мультиплексора 6 логических условий, на группу 3 1 управляющих входов которого подается код соответствующего проверяемого бесприоритетного логического условия.

Генератор 9 тактовых импульсов предназначен для формирования последовательности первого, второго, третьего и четвертого тактовых импульсов на выходах 34-37. Указанные четыре импульса выдаются генератором 9 последовательно и определяют рабочий цикл устройства.

Блок 10 (фиг.. 3) пуска-останова предназначен для запуска генератора 9.

На вход 19 схемы 10 поступает сигнал запуска, на вход 40 — сигнал признака окончания работы устройства, на вход 36 — третий тактовый импульс.

Триггер 11 предназначен для управления выбором эоны (операционной или адресной) в блоке 1 памяти микрокоманд.

Группа 12 коммутаторов предназначена для формирования истинного эначения модифицируемых разрядов адреса очередной микрокоманды в соответствии с состоянием сигналов на управляющих входах 39 и 39 и группы

31 управляющих входов, как описано выше. с

Таким образом, в устройстве допустимы следующие режимы модификации адреса очередной микрокоманды, при нулевом коде логических условий (ф. на группе входов 31 мультиплексора

6, единичном состоянии сигналов на управляющих входах 39 и 392 возможна модификация одного из (4+1) — го модифицируемых разрядов адреса очередной микрокоманды приоритетными логическими условиями; при наличии единичного сигнала на входе 39, отсутствии единичного сигнала на входе 39 и ненугевого кода логических условий на группе входов 3 1, модификация адреса происходит только коммутатором 12, в соответствии с проверяемым только бесприоритетным логическим условием; в случае отсутствия единичных сигналов на входах 391 и 39 модификация не осуществляется.

Группа 13 блоков элементов И предназначена для коммутации сигналов микроопераций в зависимости от типа микрокоманды.

Блок 14 элементов И предназначен для подачи на вход блока 5 управляюще11 l l 349

ro кода с выходов 26 регистра 4 прн отсутствии блокирующего сигнала на

его инверсных входах.

Элемент ИЛИ l5 предназначен для формирования импульса управления записью в регистр 3 адреса микрокоманды, занесении адреса в который может осуществляться либо по импульсу с выхода 36 генератора 9, либо по сигналу записи со входа 2 1 устройст- 10 ва, который подается на этот вход при необходимости занесения адреса извне со входов t8 устройства.

Блок 16 элементов И предназначен для обеспечения передачи адреса мик- 15 рокоманды немодифицируемьи разрядов с выхода блока 1, а модифицированных разрядов с выхода коммутаторов 12 —

12

Рассмотрим работу предлагаемого устройства.

В исходном состоянии все элементы, памяти находятся в нулевом состоянии. На входы 18 (фиг. 1) подается адрес первой микрокоманды микропрограммы (код реализуемой команды), сигнал входа разрешения формирования адреса микрокоманд устройства закрывает блок 14 элементов И. Сигнал на BTopbK вход блока 16 элементов 30

И отсутствует, по сигналу со входа

21 устройства осуществляется запись в регистр 3 через коммутатор 5 адреса первой микрокоманды, после чего сигнал со входа разрешения формирования адреса микрокоманд устройства

35 снимается, а затем сигналом со вхо. да 19 триггер 42 (фиг. 3) устанавли» вается в единичное состояние и включает генератор 9 (фиг. 1) .

По первому тактовому импульсу с выхода 34 генератора 9 происходит запись в регистр 4 информации из блока

С выходов 26 регистра 4 выдается код 2, разрешающий прохождение на входы регистра 3 сигналов группы входов 29 коммутатора 5.

По второму тактовому импульсу с выхода 35 генератора 9 триггер 11 50 устанавливается в единичное состоя,ние, предопределяя задание адреса в зоне старших адресов блока 1, где записаны адресные части микрокоманд.

По третьему тактовому импульсу с 5 выхода 36 генератора 9 через коммутатор 5 в регистр 3 записывается код адреса очередной микрокоманды.

36 l2

Поскольку сигналы на входах 39 и 39, равны нулю, то модификация адреса не происходит.

По четвертому импульсу с выхода

37 триггер 11 устанавливается в нулевое состояние, предопределяя доступ к зоне старших адресов блока 1.

Далее по очередному первому им- пульсу с выхода 34 генератора 9 происходит запись операционной части второй микрокоманды микропрограммы в регистр 4 и выдача сигналов микроопераций на объекты управления с групп выходов 22, 23 и 24 устройства.

Если в данной микрокоманде предусмотрена проверка логических условий, то на входах 39, 39ь и 31 формируются сигналы, разрешающие модификацию адреса очередной микрокоманды на мультиплексоре 6 и на коммутаторах

121-12„, в соответствии с выходными сигналами блоков 2 и 6.

По второму тактовому импульсу с выхода 35 генератора триггер 11 устанавливается в единичное состояние и предопределяет считывание из адресной зоны блока 1 памяти.

С выдачей третьего тактового импульса с выхода 36 генератора 9 разрешается запись в регистр 3 адреса

1 очередной микрокоманды. При этом в соответствии с описанными выше вариантами может осуществляться модификация адреса следующей микрокоманды.

Если при выполнении микропрограммы требуется ее прерывание, то сигна" лы на группе 18 адресных входов обес» печивают настройку коммутатора 5 на пропуск начального адреса прерывающей микропрограммы на выход (блокируется передача кода с группы 26 выходов регистра 4 на выход блока 14 элементов И), передачу адреса очередной микрокоманды прерванной микропрограммы на выходы 17 для запоминания ее во внешней (стековой при числе прерывающих вложений более одного) памяти, обусловливая тем„самым прерывание одной микропрограммы другой микропрограммой.

Таким образом, адрес очередной микрокоманды через блок 16 поступает на выходы 17 и запоминается во внешней (стековой) памяти (память процессора.внешнего уровня управления вычислительной системы), а через коммутатор 5 в регистр 3 записывается

13 1134936 14 адрес первой микрокоманды прерывающей ство выполняет заданную микропрограммикропрограммы. му аналогично описанному.

Далее но очередному четвертому так- При необходимости завершения ратовому импульсу с выхода 37 гене- боты с выхода 40 выдается сигнал ратора 9 триггер 11 устанавливается > окончания работы, по которому при в нулевое состояние и устройство вы- наличии третьего тактового импульполняет заданную микропрограмму ана- са с выхода 36 генератора 9 срабалогично описанному. тывает элемент 43 И (см. фиг. 3), усПри завершении выполнения прерываю- танавливая-триггер 42 в нулевое сосщей микропрограммы в последней ее 1р тояние ° Генератор 9 выключается после микрокоманде на выходе 26 регистра вьдачи. четвертого тактового импульса

4 выдается код Е„, а на одном нз и блокирует работу устройства. выходов группы 24 сигнал, по которому на выходы 17 подается из внешней Таким образом, исключение необходипамяти заполненный адрес очередной g мости испопьзования микропрограммы микрокоманды прерванной микропрограм- "поллинга" для обработки приоритетмы. По коду Z через коммутатор 5 ных логических условий приводит к

14 в регистр 3 передается адрес, посту- повышению быстродействия изобретения лающий по входам 17, и далее устрой- по отношению к прототипу.

1134936

Составитель Ю.Ланцов

Редактор А.Долинич Техред С.Легеза Корректор А.Тяско, Заказ 10090/43 Тираж 710 Подписное

ВНКЯПИ Государственного комитета СССР по делам изобретений и открытий

113035, Чосква, Ж-35, Раушская наб. д. 4!5

Филиал ППП"Патент", г. Ужгород, ул. Проектная„ 4