Микропрограммное устройство управления
МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ , содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры адреса, первьй и второй регистры микрокоманд, первьй и второй формирователи адреса микрокоманд, первьй и второй коммутаторы адреса, первьй и второй коммутаторы управления, триггер начала параллельного участка, триггер управления синхронизацией, первьй и второй триггеры окончания параллельного участка, триггер пуска, схему сравнения адресов, генератор тактовых импульсов, первьй, второй, третий, четвертьй, пятьй и шестой элементы ИЛИ, блок элементов ИЛИ, одиннадцать элементов И, первьй и второй элементы И-НЕ, первьй одновибратор и первый элемент задержки, причем вход кода операции устройства соединен с первыми информационными входами первого и второго-регистров адреса и входами первого элемента ИЛИ, выход которого соединен с единичным входом триггера пуска, вход логических условий устройства соединен с первыми входами первого и второго формирователей адреса, вьгходы которых соединены с вторыми информационными входами первого и второго регис;тров адреса соответственно, выход .триггера пуска соединен с первыми входами первого, второго и третьего элементов И, первьй, второй и третий выходы генератора тактовых импульсов соединены с вторыми входами соответственно первого, второго и третьего элементов И, выход первого элемента И соединен с первыми управляющими входами первого и второго коммутаторов управления, выход второго элемента И соединен с вторыми управляющими входами первого и второго коммутаторов, управления, выход третьего элемента И соединен с третьими управляющими входами первого С и второго коммутаторов управления, о выход равенства и выход неравенства 00 схемы сравнения адресов соединены а: с первыми входами соответственно чет4 вёртого и пятого элементов И, выход четвертого элемента И соединен с первыми входами второго и третьего элементов ИЛИ, выход второго элемента ИЛИ соединен с первым и вторым прямыми и первыми инверсным управляющими входами первого коммутатора адреса , выход третьего элемента ИЛИ соединен с первым и вторым прямыми и первым инверсным управляющими входами второго коммутатора адреса, выход поля начала параллельного
СОКИ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ . РЕСПУБЛИК (51) G 06.F 9/22; G Об F 11/00
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
llO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫЛИ
ОГ1ИСАНИЕ ИЗОБРЕТЕНИЯ П
К ABTOPCHOMV СВИДЕТЕЛЬСТВУ ь
3 (21) 3647727/24-24 (22) 30.09.83 (46) 23.12.84. Бюл. И- 47 (72) В,С.Харченко, Г.Н.Тимонькин, C.H.Òêà÷åHK0 С.Б.Никольский, С.Б.Кальченко и О.Н.Чигрин (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР .Ф 437072, кл, С 06 F 9/22, 1977. 2. Авторское свидетельство СССР
Р 451080, кл. G 06 F 9/22, 1974.
3. Авторское свидетельство СССР
У 830383, кл. G 06 F 9/22, 1981.
4. Авторское свидетельство СССР
У 1020825, кл. С 06 F 9/22, 1982 (прототип). (54)(57) МИКРОПРОГРАММНОЕ УСТРОЙСТВО .
УПРАВЛЕНИЯ, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры адреса, первый и второй регистры мнкрокоманд, первый и второй формирователи адреса микрокоманд, первый и второй коммутаторы адреса, первый и второй коммутаторы управления, триггер начала параллельного участка, триггер управления синхронизацией, первый и второй триггеры окончания параллельного участка, триггер пуска, схему сравнения адресов, генератор тактовых импульсов, первый, второй, третий, четвертый, пятый и шестой элементы ИЛИ, блок элементов ИЛИ, одиннадцать элементов И, первый и второй элементы И-HF, первый одновибратор и первый элемент задержки, причем вход кода операции устройства соединен с первыми информационными входами первого и второго регистров адре„„Я0„„1130864 А са и входами первого элемента ИЛИ, выход которого соединен с единичным входом триггера пуска, вход логических условий устройства соединен с первыми входами первого и второго формирователей адреса, выходы которых соединены с вторыми информационными входами первого и второго регистров адреса соответственно, выход триггера пуска соединен с первыми входами первого, второго и третьего элементов И, первый, второй и третий выходы генератора тактовых импульсов соединены с вторыми входами соответственно первого, второго и третьего элементов И, выход первого элемента И соединен с первыми управляющими входами первого и второго коммутаторов управления, выход второго элемента И соединен с вгорыми управляющими входами первого и второго коммутаторов управления, выход третьего элемента И соединен с третьими управляющими входами первого и второго коммутаторов управления, выход равенства и выход неравенства схемы сравнения адресов соединены с первыми входами соответственно четвертого и пятого элементов И, выход четвертого элемента И соединен с первыми входами второго и третьего элементов ИЛИ, выход второго элемента ИЛИ соединен с первым и вторым прямыми и первыми инверсным управляющими входами первого коммутатора адреса, выход третьего элемента ИЛИ соединен с первым и вторым прямыми и первым инверсным управляющими входами второго коммутатора адреса, выход поля начала параллельного
11 участка первого регистра микрокоманд соединен с первым входом четвертого элемента ИЛИ и с вторым инверсным управляющим входом второго коммутатора адреса, выход начала параллельного участка второго регистра микрокоманд соединен с вторым входом четвертого элемента ИЛИ и вторым инверс-ным управляющим входом первого коммутатора адреса, выходы управления синхронизацией первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами пятого элемента ИЛИ и с вторыми входами второго и третьего элемен,, та ИЛИ соответственно, .выход пятого элемента ИЛИ соединен со счетным входом триггера управления синхрони-; зацией, единичный и нулевой выходы которого соединены соответственно с первыми и вторыми информационными входами первого и второго коммутаторов управления, выход пятого элемента И соединен с первым выходом группы выходов ошибки устройства и с первым входом шестого элемента ИЛИ, -выход которого соединен с нулевым входом триггера пуска, выходы второго и первого коммутаторов управления соединены с первыми входами шестого и седьмого элементов И соответ-1 ственно, выход шестого элемента И соединен с входами синхронизации второго регистра адреса и второго регистра микрокоманд, выход седьмаго элемента И соединен с входами синхронизации первого регистра адреса и первого регистра микрокоманд, выход четвертого элемента ИЛИ соединен с единичным входом триггера начала параллельного участка, единичный выход которого соединен с первыми входами восьмого, девятого .и десяI того элементов И, первого и второго элементов И-НЕ и с третьими и шестыми информационными входами первого и второго коммутаторов управления, выходы конца параллельного участка первого и второго регистров микрокоманд соединены соответственно с единичными входами первого и второго триггеров окончания параллельного участка, единичный выход первого триггера окончания параллельного участка соединен с первым входом одиннадцатого элемента И и с вторым входом второго элемента ИНЕ, нулевой выход первого триггера
30864 окончания параллельного участка соединен с вторым входом восьмого элемента И, выход которого соединен с третьим входом второго элемен та ИЛИ, нулевой выход второго триггера окончания параллельного участка соединен с вторым входом десятого элемента И, выход которого соединен с третьим входом третьего элемента ИЛИ, единичный выход второго триггера окончания параллельного участка соединен с вторыми входами
l одиннадцатого элемента И и первого элемента И-НЕ, выход которого соединен с вторым входом шестого элемента И, выход одиннадцатого элемента И соединен с входом первого одновибратора и с вторыми входами четвертого и пятого элементов И, выход одновибратора соединен с входом первого элемента задержки, выход которого соединен с нулевыми входами триггера начала параллельного участка и первого и второго триггеров окончания параллельного участка, выходы микроопераций первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами блока элементов ИЛИ, группа выходов которого является группой выходов микроопераций устройства, выход конца работы группы выходов блока элементов ИЛИ соединен с вторым входом шестого элемента ИЛИ и с вторым входом девятого элемента И, выход которого соединен с вторым входом группы выходов ошибки устройства, группа выходов адреса первого регистра микрокоманд соединена с первой группой входов схемы .сравнения адресов, с первой группой входов схемы сравнения адресов, с первой группой информационных входов первого коммутатора адреса и первой и второй группами информационных входов второго коммутатора адреса, выходы первого и второго ! коммутаторов адреса соединены соответственно с вторыми входами первого и второго формирователей адреса микрокоманд, группа выходов адреса второго регистра микрокоманд соедине" на с второй группой входов. схемы сравнения адресов и второй .группой информационных входов первого коммутатора адреса и третьей группой информационных входов второго коммутатора адреса, выходы модифицируемык
1 13 0864 разрядов адреса первого н второго регистров микрокоманд соединены ( с третьими входами первого и второго формирователей адреса микрокоманд соответственно, выходы которых соеI динены с вторыми информационными входами первого и второго регистров адреса, выходы первого и второго регистров адреса соединены соответственно с адресными входами первого и второго блоков памяти, выходы которых соединены с информационными входами первого и второго регистров микрокоманд соответственно, о т л ич а ю щ е е с я тем, что, с целью повышения достоверности и оперативности контроля устройства, в него введены первый и второй коммутаторы операционных частей, дешифратор, счетчик, первый и второй триггеры ошибок, первый, второй, третий и четвертый блоки элементов И, второй и третий элементы"задержки, второй одновибратор, седьмой и восьмой элементы ИЛИ, третий элемент И-НЕ, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый, шестнадцатый и семнадцатый элементы И, причем выход первого элемента И соединен с первым входом двенадцатого элемента И, с входом второго элемента задержки и с входом второго одновибратора, выход которого соединен с установочными входами первого и второго регистров микрокоманд, выход второго элемента задержки соединен с первым входом тринадцатого элемента И, второй вход которого соединен с выходом одиннадцатого элемента И, выход тринадцатого элемента И соединен с единичным входом триггера управления синхронизацией, единичный выход триггера начала параллельного участка соединен с вторым входом двенадцатого элемента И, выход которого соединен со счетным входом счетчика, выходы счетчика соединены с входами дешифратора, выходы дешифратора соединены с соответствующими управляю,щими входами первого и второго коммутаторов операционных частей, выходы которых соединены с первыми входами первой и второй схем сравнения операционных частей соответственно, выход логических условий первого регистра микрокоманд соединен с первымн входами первого и второго блоков элементов И, выход первого блока элементов И соединен с первым инфор- .мационным входом первого коммутатора адреса, первым и вторым информационными входами второго коммутатора адреса, выход второго. блока элементов И соединен с вторым входом второй схемы сравнения операционных частей, выход неравенства которой соединен с первым входом четырнадцатого элемента И, выход логических условий второго регистра микрокоманд соединен с первыми входами третьего и четвертого блоков элементов И, выход третьего блока элементов И соединен с вторым входом первой схемы сравнения операционных частей, выход которой соединен с первым входом пятнадцатого элемента И, выход четвертого блока элементов И соединен со вторым и третьим информационными входами первого коммутатора-адреса, третьим информационным входом второго коммутатора адреса, выход начала параллельного участка первого регистра микрокоманд соединен с третьим инверсным управляющим входом первого коммутатора адреса, выход начала параллельного участка второго регистра микрокоманд соединен с третьим инверсным управляющим входом второго коммутатора адреса, нулевой выход триггера начала параллельного участка соединен с первыми входами шестнадцатого и семнадцатого элементов И, с вторыми входами первого и четвертого блоков элементов И и с входом третьего элемента задержки, выход которого соединен с третьими и четвертыми прямыми управляющими входами первого и второго коммутаторов адреса, единичный выход первого триггера окончания параллельного участка соединен с первым входом третьего элемекта И-НЕ и с вторым входом шестнадцатого элемента И, выход которого соединен с третьим выходом группы выходов устройства, единичный выход второго триггера окончания параллельного участка соединен с вторым входом третьего элемента И-НЕ и с вторым входом семнадцатого элемента И, выход которого соединен с четвертйм выходом группы выходов устройства, выход третьего элемента И-НЕ соединен с вторж входом четырнадцатого и пятнадцатого .элементов И, выходы которых соединены с единичными входами первого
1130864 и второго триггеров ошибок соответственно, единичные выходы первого и второго триггеров ошибок соедине-. ны соответственно с первым и вторым входами седьмого элемента ИЛИ, выэлемента ИЛИ, второй вход которого соединен с выходом второго элемента И-НЕ, выход восьмого элемента ИЛИ соединен с вторым входом седьмого элемента И, выход двенадцатого элемента И соединен с установочным вхоход которого соединен с третьим входом счетчика, единичный выход тригдом шестого элемента ИЛИ, с пятым выходом группы выходов ошибок устрой- гера начала параллельного участка ства, выход первого одновибратора соединен с вторыми входами второго и третьего блоков элементов И. соединен с первым входом восьмого
Изобретение относится к цифровой вычислительной технике и может быть использовано при разработке устройств управления параллельными процессами вычислительных и управляющих систем. 5
Известны микропрограммные устройства управления, содержащие первый и второй блоки памяти микрокоманд, регистры микрокоманд и адреса, формирователи адреса, триггеры, элемен- 10 ты И (1) и f21.
Недостатками указанных устройств являются низкая произвбдительность и узкая область применения, обусловленные их невозможностью управления параллельными процессами, а также низкая достоверность функционирования, обусловленная отсутствием средств контроля адресов при выходе из параллельного режима.
Известно микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, 1 первый и второй регистры адреса, первый и второй коммутаторы, блок синхронизации, первый и второй триггеры управления, элементы И и ИЛИ (3).
Недостатками данного устройства является низкая производительность, ЗО обусловленная отсутствием технических средств для управления параллельными процессами и перетактовкой устройства при последовательном выполнении двух четных (нечетньгх) мик ,рокоманд, а также низкая достоверность функционирования.
Наиболее близким к изобретению по технической сущности и достигаемому положительному эффекту являет- 40 ся микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры адреса, первый и второй регистры микрокоманд, схему сравнения, первый — четвертый коммутаторы, формирователь тактовых импульсов, первый и второй формирователи адреса, первый-пятый триггеры управления, первый-восьмой элементы И, перый-седьмой элементы ИЛИ, первый и второй элементы И-НЕ, одновибратор, блок элементов ИЛИ, причем вход логических условий устройства соединен с первыми информационными входами первого и второго формирователей адреса, выходы которых соединены с первыми входами соответственно первого и второго регистров адреса, вход кода операции устройства соединен со вторыми информационными входами первого и второго регистров адреса, выходы которых соединены с информационными входами соответственно первого и второго блоков памяти микрокоманд, выходы первого и второго элементов И соединены с управляющими входами соответственно первого и второго блоков памяти микрокоманд, выходы которых соединены с входами соответственно первого и второго регистров микрокоманд, первый управляющие выходы первого и второго регистров микрокоманд соединенных с единичными входами соответственно первого и второго триггеров управления, выходы микроопераций первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами блока элементов ИЛИ, 3 ЗО выход которого является выходом микроопераций устройства, выход адреса .первого регистра микрокоманд соединен с первыми информационными, входами первого.и второго коммутаторов, выход адреса второго регистра микро.команд соединен с вторыми информационными входами первого и второго коммутаторов, выходы которых соединены с вторыми информационными входами !О соответственно первого и второго формирователей адреса, вход кода операции устройства через первый элемент ИЛИ соединен с единичным входом. третьего триггера управления, единич- 15 ный выход которого соединен с входом формирователя тактовых импульсов, первый выход формирователя тактовых импульсов соединен с нулевыми входами триггеров полей микроопераций пер- 2р вого и второго регистров микрокоманд и с первыми информационными входами третьего и четвертого коммутаторов,. выходы которых соединены с первыми входами соответственно 25 первого и второго элементов И, второй и третий выходы формирователя тактовых импульсов соединены соответственно с вторыми и третьими информационными входами третьего и четвертого коммутаторов, единичный выход четвертого триггера управления соединен с первыми управляющими входами третьего, четвертого коммутаторов, первыми входами третьего, 35 четвертого, пятого элементов И и первого и второго элементов И-НЕ, выходы которых соединены с вторыми входами соответственно первого и второго элементов И, второй управляющий вы- 40 ход первого регистра микрокоманд соединен с первыми входами второго и третьего элементов ИЛИ, выход которого соединен с первым управляющим входом первого коммутатора, второй управляющий выход второго регистра микрокоманд соединен с первым входом четвертого и вторым входом второго элементов ИЛИ, выход которого соединен с Т-входом пятого триггера управления, единичный выход пятого триггера -управления соединен с вторыми управляющими входами. третьего и четвертого коммутаторов, а нулевой выход — с третьими управляющими вхо55 дами третьего и четвертого коммутаторов, третьи управляющие выходы первого и второго регистров микрокоманд
864 4 через пятый элемент ИЛИ соединены с единичным входом четвертого триггера управления, нулевой выход которого соединен с вторым управляющим входом первого коммутатора и первым управляющим входом второго коммутатора, нулевые выходы первого и второго триггеров управления соединены с вторыми входами соответственно третьего и пятого элементов И, выходы которых соединены с вторыми входами соответственно третьего и четвертого элементов ИЛИ, выход которого соединен с вторым управляющим входом второго коммутатора, третьи управляющие выходы первого и второго регистров микрокоманд соединены с третьими управляющими входами соответственно первого и второго коммутаторов, единичный выход первого триггера управления соединен с Вто» рым входом первого элемента И-НЕ и первым входом шестого элемента И, единичный выход второго триггера управления соединен с вторым входом второго элемента И-НЕ и вторым входом шестого элемента И, выход которого соединен с первыми входами седьмого и восьмого элементов И, а через одновибратор — с нулевыми входами первого, второго и четвертого триггеров обнуления, выходы адреса первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами схемы сравнения, прямой и инверсный выход которой соединены с вторыми входами соответственно седьмого и восьмого элементов И, выход седьмого элемента И соединен с третьими входами третьего и четвертого элементов ИЛИ, выход восьмого элемента И соединен с первыми входами шестого и седьмого элементов ИЛИ, выходы которых соединены соответственно с нулевым входом третьего триггера управления и выходом ошибки устройства, выход конца операции блока элементов ИЛИ соединен с вторыми входами шестого элемента ИЛИ и четвертого элемента И, выход которого соединен с вторым входом седьмого элемента ИЛИ (4) .
Недостатками известного устройства являются низкая достоверность и оперативность контроля, обусловленные тем, что контроль адресов выхода из параллельного режима осу,ществляется только в конце выполне11308 4 ния параллельных микроподпрограмм.
Во время выполнения параллельных микроподпрограмм поля логических условий микрокоманд свободны, т.е. существует естественная структурная избыточность полей логических условий, которая может быть использована для контроля выполнения параллельных микроподпрограмм не только во время окончания параллельных участков, но и в ходе выполнения самих параллельных микроподпрограмм.
В устройстве полностью отсутствует ,контроль функции выходов устройства, поскольку проверкой охвачены лишь I5 адресные цепи. Кроме того, результат контроля при выполнении параллельных микроподпрограмм формируется только в конце их реализации, что существенно увеличивает время обна- 20 ружения ошибки и устранения ее последствий.
При выполнении параллельных микроподпрограмм известное устройство может перейти в режим зависания 25 одного из каналов, вследствие того, что выход другого канала на последовательные микроподпрограммы не будет обнаружен. Путем перекрестного задания частей микрокоманд в свободных 3О полях логических условий и последующим сравнением кодов частей мнкрокоманд, записанных в поле логических условий одного блока памяти с частью микрокоманд другого блока памяти мож-З но существенно повысить достоверность и оперативность контроля устройства. Данная возможность в известном устройстве не реализована, что и приводит к низкой достоверности и оперативности контроля.
Цель изобретения — повышение достоверности и оперативности контроля микропрограммного устройства управ ления. 45
Поставленная цель достигается тем, что в микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры адреса, первый SO и второй регистры микрокоманд, первый и второй формирователи адреса микрокоманд, первый и второй коммутаторы адреса, первый и второй коммутаторы управления, триггер начала 55 параллельного участка, триггер управления синхронизацией, первый и второй триггеры окончания параллельного участка, триггер пуска, схему,сравнения адресов, гвнератор тактовых импульсов, первый, второй, третий, четвертый, пятый и шестой элементы ИЛИ, блок элементов ИЛИ, одиннадцать элементов И,первый и второй элементы И-НЕ, .первый одновибратор и первый элемент задержки, причем
I вход кода операции устройства соединен с первыми информационными входами первого и второго регистров адреса и входами первого элемента ИЛИ, выход которого соединен с единичным входом триггера пуска, вход логических условий устройства соединен с первыми входами первого и второго формирователей адреса, выходы которых с,оединены с вторыми информационными входами первого и второго регистров адреса соответственно, выход триггера пуска соединен с первыми входами первого, второго и третьего элементов И, первый, второй и третий выходы генератора тактовых импульсов соединены с вторыми входами соответственно первого, второго и третьего элементов И, выход первого элемента И соединен с первыми управляющими входами первого и второго коммутаторов управления, выход второго элемента И соединен с вторыми управляющими входами первого и второго коммутаторов управления, выход третьего элемента И соединен с третьими управляю( щими входами первого и второго коммутаторов управления, выход равенства и выход неравенства схемы сравнения адресов соединены с первыми входами соответственно четвертого и пятого элементов И, выход четвертого элемента И соединен с первыми входами второго и третьего элементов ИЛИ, выход второго элемента ИЛИ соединен с первым и вторым прямыми и первым инверсным управляющими вхоI дами первого коммутатора адреса, выход третьего элемента ИЛИ соединен с первым и вторым прямыми и первым инверсным управляющими входами второго коммутатора адреса, выход поля начала параллельного участка первого регистра микрокоманд соединен с первым входом четвертого элемента ИЛИ и с вторым инверсным управляющим входом второго коммутатора адреса, выход начала параллельного участка второго регистра микрокоманд соединен с вторым входом четвертого эле1130864 мента ИЛИ и вторым инверсным управляющим входом первого коммутатора адреса, выходы управления синхронизацией первого и второго регистров микрокоманд соединены соответственно 5 с первым и вторым входами пятого элемента ИЛИ и с вторыми входами второго и третьего элементов ИЛИ соответственно, выход пятого элемента ИЛИ соединен со счетным входом триггера управления синхронизацией, единичный и нулевой выходы которого соединены соответственно с первыми и вторыми информационными входами первого и второго коммутаторов управ- 15 ления, выход пятого элемента И соединен с первым выходом группы выходов ошибки устройства и с первым входом шестого элемента ИЛИ, выход которого соединен с нулевым входом триггера .20 пуска, выходы второго и первого коммутаторов управления соединены с первыми входами шестого и седьмого элементов И соответственно, выход шестого элемента И соединен с. входами 25 синхронизации второго регистра адреса и второго регистра микрокоманд, выход седьмого элемента И соединен с входами синхронизации первого регистра адреса и первого регистра Зр микрокоманд, выход четвертого элемента ИЛИ соединен с единичным входом триггера начала параллельного участка, единичный выход которого соединен с первыми входами восьмого, девятого и десятого элементов И, 1 первого и второго элементов И-НЕ и с третьими и шестыми информационными входами первого и второго коммутаторов управления, выходы кон- 4р ца параллельного участка первого и второго регистров микрокоманд соединены соответственно с единичными входами первого и второго триггеров окончания параллельного участка, еди- 5 ничный выход первого триггера окончания параллельного участка соединен с первым входом одиннадцатого элемента И и с вторым входом второго элемента И-НЕ, нулевой выход первого б триггера окончания параллельного участка соединен с вторым входом восьмого элемента И, выход которого соединен с третьим входом второго элемента ИЛИ, нулевой выход второго триггера окончания параллельного участка соединен с вторым входом десятого элемента И, выход которого соединен с третьим входом третьего элемента ИЛИ, единичный выход второго триггера окончания параллельного участка соединен с вторыми входами одиннадцатого элемента И и первого элемента И-НЕ, выход которого соединен с вторым входом шестого элемента И, выход одиннадцатого элемента И соединен с входом первого одновибратора и с вторыми входами четвертого и пятого элементов И, выход одновибратора соединен с входом первого элемента задержки, выход которого соединен с нулевыми входами триггера начала параллельного участка и первого и второго триггеров окончания параллельного участка, выходы микроопераций первого и второго регистров иикрокоманд соединены соответственно с первым и вторым входами блока элементов ИЛИ, группа выходов которого является группой выходов микроопераций устройства, выход конца работы группы выходов блока элементов ИЛИ соединен с вторым входом шестого элемента ИЛИ и с вторым входом девятого элемента И, выход которого соединен с вторым входом группы выходов ошибки устройства, группа выходов адреса первого регистра микрскоманд соединена с первой группой входов схемы сравнения адресов, с первой группой входов схемы сравнения адресов, с первой группой информационных входов первого коммутатора адреса и первой и второй группами информационных входов второго коммутатора адреса, выходы первого и второго коммутаторов адреса соединены соответственно с вторыми входами первого и второго формирователей адреса микрокоманд, группа выходов адреса второго регистра микрокоманд
1соединена с второй группой входов схемы сравнения адресов и второй группой информационных входов первого коммутатора адреса и третьей группой информационных входов второго коммутатора адреса, выходы модифицируемых разрядов адреса первого и второго регистров микрокоманд соединены с третьими входами первого и второго формирователей адреса микрокоманд соответственно, выходы которых соединены с вторыми информационными входами первого и второго регистров адреса, выходы первого и второго регистров адреса соедине1130864
10 ны соответственно с адресными входами первого и второго блоков памяти, выходы которых соединены с информационными входами первого и второго регистров микрокоманд соответствен- 5 но, введены первый и второй коммутаторы операционных частей, дешифратор, счетчик; первый и второй триггеры ошибок, первый, второй, третий и четвертый блоки элементов И, второй и третий элементы задержки, второй одновибратор, седьмой и восьмой элементы ИЛИ, третий элемент И-НЕ, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый, шестнадцатый и сем- > надцатый элементы И, причем выход первого элемента И соединен .с первым входом двенадцатого элемента И, с входом второго элемента задержки. и с входом второго одновибратора, 26 выход которого соединен с установочными входами первого и второго регистров микрокоманд, выход второго . элемента задержки соединен с первым входом тринадцатого элемента И, второй вход которого соединен с выходом одиннадцатого элемента И, выход тринадцатого элемента И соединен с единичным входом триггера управления синхронизацией, единичный выход триг- 3О гера начала параллельного участка соединен с вторым входом двенадцатого
Ъ элемента И, выход которого соединен со счетным входом счетчика, выходы счетчика соединены с входами дешифра-35 тора, выходы дешифратора соединены с соответствующими управляющими входами первого и второго коммутаторов операционных частей, выходы которых соединены с первыми входами пер- 4О вой и второй схем сравнения операционных частей соответственно, выход логических условий первого регистра микрокоманд соединен с первыми входами первого и второго блоков элемен- 4 тов И, выход первого блока элементов И соединен с первым информационным входом первого коммутатора адреса, первым и вторым информационными входами второго коммутатора адреса, о выход второго блока элементов И соединен с вторым входом второй схемы сравнения операционных частей, выход неравенства которой соединен с первым входом четырнад- 55 цатого элемента И, выход логических условий второго регистра микрокоманд соединен с первыми входами тРетьего и четвертого блоков элементов И, выход третьего блока элементов И соединен с вторым входом первой схемы сравнения операционных частей, выход которой соединен с первым входом пятнадцатого элемента И, выход четвертого блока элементов И соединен с вторым и третьим информационными входами первого коммутатора адреса, третьим информационным входом второго коммутатора адреса, выход начала параллельного участка первого регистра микрокоманд соединен с третьим инверсным управляющим входом первого коммутатора адреса, выход начала параллельного участка второго регистра микрокоманд соединен с третьим инверсным управляющим входом второго коммутатора адреса, нулевой выход триггера начала параллельного участка соединен с первыми входами шестнадцатого и семнадцатого элементов И, с вторыми входами первого и четвертого блоков элементов И и с входом третьего элемента задержки, выход которого соединен с третьими и четвертыми прямыми управляющими входами первого и второго коммутаторов адреса, единичный выход первого триггера окончания параллельного участка соединен с первым входом третьего элемента И-HE и с вторым входом шестнадцатого элемента И, выход которого соединен с третьим выходом группы выходов устройства, единичный выход второго триггера окончания параллельного участка соединен с вторым входом .третьего элемента И-НЕ и с вторым входом семнадцатого элемента И, выход которого соединен с четвертым выходом группы выходов устройства, выход третьего элемента И-НЕ соединен с вторым входом четырнадцатого и пятнадцатого элементов И, выходы которых соединены с- единичными входами первого и второго триггеров ошибок соответственно, единичные выходы первого и второго триггеров ошибок соединены соответственно с первым и вторым входами седьмого элемента ИЛИ, выход которого соединен с третьим входом шестого элемента ИЛИ, с пятым выходом группы выходов ошибок устройства, выход первого одновибратора соединен с первым входом восьмого элемента ИЛИ, второй вход которого соединен с выходом вто12
864
1130
ll рого элемента И-НЕ, выход восьмого элемента ИЛИ соединен с вторым входом седьмого элемента И, выход двенадцатого элемента И соединен с установочным входом счетчика, единичный 5 выход триггера начала параллельного участка соединен с вторыми входами второго и третьего блоков элементов И.
Сущность изобретения состоит в по10 .вышении достоверности и оперативности контроля на основе использования естественной структурной избыточности полей логических условий при выполнении параллельных участков путем перекрестного задания в свободных полях
15 частей микрокоманд параллельных микроподпрограмм.
Введение первого-четвертого блоков элементов И, первого и второго коммутаторов операционных частей, первой и второй схем сравнения, второго одновибратора, третьего элемента И-НЕ, четырнадцатого и пятнадцатого элементов И, первого и второго триггеров ошибок, седьмого элемен25 та ИЛИ и рбусловленных ими связей позволяет осуществить контроль микрокоманд, записанных в первом и втором блоках памяти, и выдачу сигнала ошибки при искажении информациии, считы- ЗО ваемой из первого или второго блоков памяти.
Введение двенадцатого элемента И, счетчика и дешифратора и обусловленных ими связей позволяет осуществлять15 выбор частей микрокоманд, записанных в первом и втором блоках памяти.
Введение восьмого элемента ИЛИ, тринадцатого элемента И, второго элемента задержки и обусловленных ими - 40 связей позволяет осуществить прохождение тактового импульса с выхода первого коммутатора управления на входы синхронизации первого регистра адреса и первого регистра микрокоманд45 при выходе из параллельного режима, а также осуществлять установку триггера управления синхронизацией в единичное состояние с временем задержки ЗЪ L< после окончания параллель- $0 ных участков.
Введение шестнапцатого и семнапцатого элементов И и обусловленных ими связей позволяет формировать сигналы ошибок в параллельном режи- 55 ме.
Введение третьего элемента задержки и обусловленных им связей позволяет производить блокировку первого и второго коммутаторов адреса нулевым сигналом при входе в параллельный режим.
На фиг. 1 приведена функциональная схема устройства; на фиг. 2 функциональная схема первого и второго формирователей адреса; на фиг. 3 — формат микрокоманд, считываемых из блоков памяти; на фиг. 4 структурная схема контроля устройства; на фиг. 5 — временная диаграмма работы устройства.
Параллельное микропрограммное устройство управления с контролем (фиг. 1) содержит первый блок 1 памяти микрокоманд (ПЗУ 1), второй блок 2 памяти микрокоманд (ПЗУ 2), первый регистр 3 адреса, второй регистр 4 адреса, первый регистр 5 микрокоманд, содержащий поле 5;1 адреса, поле 5.2 логических условий, поле 5.3 микроопераций, поле 5.4 метки М конца параллельного участка микропрограммы, поле 5.5 метки М1 начала параллельного участка, поле 5.6 метки М управления синхронизацией, поле 5.7 модифицируемого разряда адреса, второй регистр 6 микрокоманд, содержащий поле 6.1 метки М> управления синхронизацией, поле 6.2 метки М> начала параллельного участка микропрограммы, поле 6.3 метки М конца параллельного участка микропрограммы, поле 6.4 микроопераций, поле 6.5 логических условий, поле 6.6 адреса, поле 6.7 модифицируемого разряда адреса, первую схему 7 сравнения операционных частей, вторую схему 8 сравнения операционных частей, схему 9 сравнен ния адреса, первый формирователь 10 адреса микрокоманд, второй формирователь 11 адреса микрокоманд, первый коммутатор 12 адреса, второй коммутатор 13 адреса, первый коммутатор 14 управления, второй коммутатор 15 управления, первый коммутатор 16 операционных частей, второй коммутатор 17 операционных частей, счетчик 18, дешифратор 19, генератор 20 тактовых импульсов, триггер 21 управления синхронизацией, первый триггер 22 ошибки, второй триггер 23 ошибки, первый триггер 24 окончанчя параллельного участка, триггер 25 начала параллельного участка, второй триггер 26 окончания параллель11308б4
14 ного участка, триггер 27 пуска, второй одновибратор 28, первый элемент 29 задержки, первый одновибратор 30, второй элемент 31 задержки, первый блок элементов И 32, второй 5 блок элементов И 33, третий блок элементов И 34, четвертый блок элементов И 35, первый элемент И 36, 1 второй элемент И 37, третий элемент И 38, двенадцатый элемент И 39, четырнадцатый элемент Й 40, пятнадцатый элемент И 41, четвертый эле-, мент И 42, пятый элемент И 43, три надцатый элемент И 44, семнадцатый элемент И 45, десятый элемент И 46, шестой элемент И 47, седьмой эле-. мент И 48, одиннадцатый элемент И 49, восьмой элемент И 50, девятый элемент И 51,.шестнадцатый элемент И 52, первый элемент И-НЕ 53, второй элемент И-НЕ 54, блок элементов ИЛИ 55, первый элемент ИЛИ 56, второй элемент ИЛИ 57, третий элемент ИЛИ 58, четвертый элемент ИЛИ 59, пятый элемент ИЛИ 60, седьмой элемент ИЛИ 61, восьмой элемент ИЛИ 62, шестой элемент ИЛИ 63, третий элемент 64 задержки, третий элемент И-HE 65. Кроме того, на фиг. 1 показаны: вход 66 кода операции устройства, выход 67 30 микроопераций устройства, выход 67 ° 1 микрооперации конца работы, группа выходов 68 ошибки устройства, выход 69 первого элемента И 36, выход 70 (71) второго (третьего) эле- З мента И 37 (38), единичный (нулевой) выход 72 (73) триггера 21 управления синхронизацией, выход 74 (75) полей 5.6 (6.1) управления синхронизацией регистра 5 (6) микрокоманд 40 соответственно, выход 76 (77) восьмого (десятого) элемента И 50.(46), единичный выход 79 (78) первого (второго) триггера 24 (26) управления, единичный (нулевой) выхол 80 45 (81) второго триггера 25 управления, выход 82 (83) шестого (седьмого) ! элемента И 47 (48), выход 84 (85) первого (второго) коммутатора 12 (13) адреса, выход 86 (87) поля 5.3 (6 ° 4) sO микроопераций первого (второго) регистра 5 (6) микрокоманд, первый— п-й 88.1-88.п выходы дешифратора соответственно, выход 89 логических условий устройства. 55
Формирователь 10 (») адреса (фиг. 2) содержит элемент ИЛИ 90 . я мультиплексор 91.
На фиг. 3 показан формат микрокоманд, хранящихся в ПЗУ 1 и ПЗУ 2, которые содержат: поле адреса А, поле микроопераций МО, поле логических условий ЛУ, модифицируемый разряд адреса Мрэ метки М1» М2 и Мзэ
1причем:
1, если микрокоманда является последней в параллельной микроподпрограмме;
О, в противном случае; i> если микрокоманда предшествует началу параллельной микроподпрограммы;
О, в противном случае;
1, если после нечетной (четной) должна следовать нечет.ная (четная) микрокоманда;
О, в противном случае.
М =.2
M =
На временной диаграмме (фиг. 5) показаны изменения сигналов на входах-выходах элементов функциональйой схемы устройства. Числа на оси ординат указывают номера входов-выходов элементов функциональной схемы устройства.. Последовательности синхроимпульсов L<, и l> соответствуют последовательностям синхроимпульсов на выходах 70, 71 и 69 функциональной схемы устройства соответственно.
Кроме того, на фиг. 5 приняты следующие сокращения: PAMK3 — регистр адреса микрокоманд 3, PMK5 — регистр микрокоманд 5.
Микропрограммное устройство управления содержит следующие группы технических средств: средства хранения и формирования микрокоманд; средст- ва управления и синхронизации; средства.управления адресацией и распараллеливанием; средства контроля.
К средствам хранения и формирования микрокоманд относятся ПЗУ 1 и ПЗУ 2, регистры 3 и 4 адреса, регистры 5 и 6 микрокоманд, формирователи 10 и 11 адреса микрокоманд, коммутаторы. 12 и 13 адреса. Данные средства обеспечивают хранение последовательных и параллельных микроподпрограмм, формирование адресов очередных микрокоманд, а также формирование начальных адресов микроподпрограмм в соответствии с кодом операции.
ПЗУ 1 и ПЗУ 2 предназначены для хранения последовательных и параллельньм микроподпрограмм. Параллельными микроподпрограммами назовем
1130864
16 такие микроподпрограммы, которые выполняются параллельно (одновременно) и независимо одна от другой.
Адрес входа и выхода иэ параллельных микроподпрограмм одинаков для ПЗУ 1 5 и ПЗУ 2, Первый 3 и второй 4 регистры адреса предназначены для записи кодов операций, поступающих на вход 66 кода операции устройства, и адресов 10 очередных микрокоманд, формируемых в формирователях 10 и 11 адреса.
Первый 10 и второй 11 формирователи адреса предназначены для формирования исполнительных адресов оче- 15 редных микрокоманд.
Элемент ИЛИ 90 (фиг. 2) предназначен для модификации разряда адреса очередной микрокоманды, поступающего на вход 5.7 (6.7) формирователя 10 20 (11) адреса, в соответствии со значением проверяемого логического условия..
Мультиплексор 91 (фиг. 2) предназначен для коммутации значений логических условий, поступающих на вход 89 устройства, в зависимости от кода логических условий, поступающего на вход 84 (85) формирователя 10 (11) адреса. Мультиплексор 91 реализует следующую логическую функ- 30 цию ъ
1= V х„.Л ; =f где х — значение i-ro логического б условия на входе 89 устрой- ства; 35 л;=AK
i=1 где Г.= К„, если в соответствующем разряде поля 5.2 (6.5) ° регистра 5(6) записа- 4о на "1", К1, если в соответствующем разряде поля 5.2 (6.5) регистра 5(6} записан "0" 45
m — - разрядность поля логических условий регистра 5(6), микрокоманд;
r — - разрядность значений логических условий, поступающих на вход 89 устройства, первый 5 и второй 6 регистры микрокоманд предназначены для записи мик рокоманд, считываемых из ПЗУ 1 и ПЗУ 2 соответственно.
Первый 12 и второй 13 коммутаторы адреса предназначены для коммута1 ции адресов очередных микрокоманд в различных режимах функционирования устройства.
К средствам управления и синхронизации относятся генератор 20 такто вых импульсов, триггер 27 пуска, первый 36, второй 37, третий 38 элементы И, первый 14 и второй 15 коммутаторы управления, второй одновибратор 28, триггер 21 управ ления синхронизацией, блок элементов ИЛИ 55, пятый элемент ИЛИ 60, шестой элемент ИЛИ 63, восьмой элемент ИЛИ 62, первый 53 и второй 54 элементы И-НЕ, четвертый 42, пятый 43, шестой 47 и седьмой 48 элементы И.
Данная группа средств предназначена для синхронизации и управления работой элементов и .злов устройства. Генератор 20 тактовых импульсов предназначен для формирования трех последовательностей Т1 — L5 тактовых импульсов.
Триггер 27 пуска предназначен для управления работой первого 36, второго 37 и третьего 38 элементов И, которые на выходах 69, 70 и 71 формируют соответственно последовательности тактовых импульсовт>
1.„ и Т, Первый 14 и второй 15 коммутаторы управления предназначены для коммутации тактовых импульсов „ — 1, в зависимости от режима работы устройства.
Триггер 21 управления синхронизацией предназначен для управления перетактовкой устройства. В точках перетактовки, когда после четной (нечетной) микрокоманды должна идти четная (нечетная) микрокоманда, по сигналу М производится, изменение привязки номера тактового импульса к номеру блока памяти. При этом из одного блока памяти. ПЗУ 1 (ПЗУ 2} подряд считываются две микрокоманды.
Второй одновибратор 28 предназначен для формирования еДиничного сигнала сброса операционных полей регистров 5 и 6 микрокоманд.
Блок элементов ИЛИ 56 предназначен для формирования сигналов управ ления объектом в различных режи- мах функционирования. Пятый элемент ИЛИ 60 предназначен для формирования сигнала перетактовки, поступающего с регистра 5 или 6 микрокоманд. Шестой элемент ИЛИ 63 предназначен для формирования сигнала
1130864 ния .параллельного участка, триггер 25 начала параллельного участка, второй триггер 26 окончания параллельного
; участка, элемент 29 задержки, одновибратор 30, элементы И 46, 49 и 50, ЗО элемент ИЛИ 59, второй элемент 31 задержки, элемент И 44, которые выполняют функции: управления адресными цепями в зависимости от режима работы и тачки микропрограммы; реализации операций распараллеливания при переходе к выполнению параллельных микроподпрограмм; реализации операции объединения в точках схождения параллельных микроподпрограмм.
Элемент 29 задержки предназначен для формирования сигнала сброса триггеров 24 — 26 после выхода из парал- 35 лельного выполнения микроподпрограмм.
Адрес выхода записывается в регистр 3 адреса по тактовому импульсу, проходящему через элемент И 48. Разрешающим сигналом для прохождения такта- g0 ваго импульса через элемент И 48 является единичный сигнал, формируемый первым адновибратором 30 и проходящий через элемент ИЛИ 62. Затем про-, изводится перевод триггеров 24 — 26 a нулевое (исходное) состояние.
Триггер 25 начала параллельного участка предназначен-для управления останова устройства, восьмой элемент ИЛИ 62 предназначен для формирования единичного сигнала, управляющего прохождением тактовых импульсов через элемент И 48 на входы синхронизации регистра 3 адреса и регистра 5 микрокоманд. Первый 53 и второй 54 элемента И-НЕ предназначены для управления прохождением тактовых импульсов через элементы И ч7 и 48.
/ f0
Четвертый элемент И 42 предназначен для формирования управляющего. сигнала в момент окончания параллельных микроподпрограмм. Пятый элемент И 43 предназначен для формирования сигнала ошибки в момент окончания параллельных микроподпрограмм при-несовпадении адресов выхода из параллельного режима выполнения микроподпрограмм. Шестой 47 и седьмой 48 элементы И предназначены для управления прохождением тактовых импульсов на входы синхронизации регистров 3 и 4 адреса и регистров 5 и 6 микрокоманд.
К средствам управления адресацией и распараллеливанием относятся коммутаторы, первый триггер 24 окончаработой устройства при одновременном выполнении параллельных микроподпрограмм.
Первый 24 и второй 26 триггеры окончания параллельных участков предназначены для блокировки прохождения тактовых импульсов на входы синхронизации регистров 3 5 и 4,6 после выполнения параллельных участков.
К средствам контроля устройства . относятся схемы 7 и 8 сравнения операционных частей, схема 9 сравнения адресов, коммутаторы 16 и 17 операционных частей, счетчик 18, дешифратор 19, первый и второй триггеры 22 и 23 ошибок, первый-четвертый блоки 32-35 элементов И, элементы И 39, 40, 41, 42, 43, 45, 51 и 52, элемент ИЛИ 61 и элемент И-НЕ 65.
Указанные элементы осущестВляют оперативный контроль функционирования устройства при выполнении параллельных микроподпрограмм.
Схема 9 сравнения адресов микрокоманд производит сравнение адресных частей микрокоманд, которые являются последними в параллельных микроподпрограммах, и формирует сигнал ошибки при их несовпадении.
Схемы 7 и 8 сравнения операционных частей микрокоманд производят в па;раллельном режиме работы устройства сравнение групп разрядов операционных частей микрокоманд из одного канала с кодами, записанными в сво-бодных разрядах логических условий другого канала. При несовпадении контролируемых разрядов происходит формирование сигнала ошибки и останов устройства.. Элемент И 51 формирует сигнал ошибкй при выдаче операций конца работы при выполнении параллельных микроподпрограмм. Элемент И 52 формирует сигнал ошибки при считывании метки M из ПЗУ 1 в параллельном режиме, элемент И 53 формирует сигнал ошибки при считывании метки МЗ из ПЗУ 2 в параллельном режиме. Счетчик 18 и дешифратор 19 предназначены для формирования номеров групп разрядов операционных частей и управления коммутаторов 16 и 17 операционных частей.
Устройство функционирует в следующих режимах: выполнения последовательных микроподпрограмм и выполнения параллельных микроподпрограмм.
1130864
20!
Режим выполнения последовательных микроподпрограмм.
В исходном состоянии все триггеры и регистры устройства находятся в нулевом состоянии. После прихода кода операции начального адреса микроподпрограммы на вход 66 устройст- ва сигнал с выхода элемента ИЛИ 56 устанавливает триггер 27 в единичI ное состояние, который разрешает прохождение последовательностей тактовых импульсов Lg, Т и 74 через элементы И 36 — 38 соответственно. При этом, перед считыванием очередной микрокоманды тактовый импульс с выхода 69 подается на одновибратор 28, на выходе которого формируется единичный сигнал, производящий обнуление операционных полей регистров 5 и, 6 микрокоманд.
Тактовый импульс с выхода 70 (71) элемента И 37 (38) через коммутатор 14.(15) и элемент И 48 (47) подается на входы синхронизации регистров 3 и 5 (4 и 6), причем запись инфбрмации в регистр 3 (4) происходит по переднему фронту тактового импульса, а в регистр 5 (6) — по заднему фронту тактового импульса, По переднему фронту тактового им- 30 пульса T„(t>) происходит обращение к блоку памяти ПЗУ 1 (ПЗУ 2) микрокоманд в соответствии с адресом микрокоманды, записанным в регистре 3 (4) адреса микрокоманд (РАМК). По заднему фронту ь (L ) тактового импульса происходит запись микрокоманды из блока памяти ПЗУ 1 (ПЗУ 2) микрокоманд в регистр 5 (6) микро-команд. Адресная часть микрокоманды 40 поля 5. 1 (6.6) регистра 5 (6) подается через коммутатор 13 (12) на вход формирователя 11 (10) адреса микрокоманд. Аналогично, код.логических условий с выхода 5.2(6.5) регист-4s ра 5 (6) через блок элементов И 32 (35) через коммутатор 13 (12) подается на вход формирователя 11 (10) адреса микрокоманд. В формирователе адреса (фиг. 3) микрокоманд код ло- sp гических условий и логические условия с выхода 89 подаются на мультиплексор 91. На вход 6.7 (5 ° 7) формирователя 11 (10) адреса микрокоманд поступает модифицируемый разряд адреса, который формируется на выходе элемента ИЛИ 90 и поступает на выход формирователя 11 (10) адреса микрокоманд вместе с немодифицируемыми разрядами адреса.
Адрес очередной микрокоманды с выхода формирователя .11 (10) адреса подается на информационный вход D2 регистра 4 (3).
По очередному тактовому импульсу происходит обращение и считывание информации с ЛЗУ 2 (ПЗУ 1). В последующем работа устройства происходит аналогично рассмотренным тактам.
Если после нечетной (четной) микрокоманды из блока памяти 1 (2) вновь должна быть считана нечетная (четная) микрокоманда, то в поле 5.6. (6.1) этой микрокоманды записывается единица, по которой затем триггер 21 устанавливается в единичное состояние. В результате этого на входе 72 коммутатора 14 (15) прявляется разрешающий сигнал, который разрешает прохождение тактового импульса 7> (7 ) с выхода 71 (70) элемента И 38 (37) через коммутатор 14 (15) и элемент И 48 (47) на регистры 3 и 5 (4 и 6). Таким образом, из ПЗУ 1 (ПЗУ 2) происходит считывание подряд двух микрокоманд и перетактовка, т.е. привозка синхроимпульсов к соответствующим регистрам без потери одного микротакта. При этом адрес и код логических условий следующей нечетной (четной) микрокоманды с полей 5.1 и 5.2 (6.6 и 6.5) регистра 5 (6) поступает через открытый сигналом с выхода элемента ИЛИ 57 (58) коммутатор 12 (13) в формирователь адреса 10 (11) .
При появлении очередной метки в поле 5.6 (6 ° 1) вновь осуществляется перетактовка, и из одного блока памяти подряд считываются две микрокоманды. Затем работы продолжается аналогично описанным тактам работы: считывание микрокоманд производится по очереди иэ одного и из другого блока памяти. При появлении метки в поле 5.5(6.2) регистра 5 (6) устройство переходит во второй режим работы.
Режим выполнения иараллельных микроподпрограмм.
При появлении метки М< на выходе 5.5 регистра 5 формируется единичный сигнал, который проходит через элемент ИЛИ 59 и устанавливает триггер 25 в единичное состояние, открывая элементы И 50 и И 46, а также
22
21
1130864
10 коммутаторы 14 и 15 для прохождения тактовых импульсов с выхода 69 элемента И 36.
Адрес с поля 5.1 и код логических условий с поля 5.2 регистра 5 микро- 5 команд через коммутаторы 12 и 13 поступают на входы формирователей. 10 и 11 соответственно.
Разрешающими управляющими сигналами для прохождения кода адреса и кода логических условий с регистра 5 микрокоманд через коммутатор 12 являются: единичный сигнал с выхода 76, проходящий через элемент ИЛИ 57 и поступающий на прямой управляющий вход коммутатора 12 адреса-; нулевой сигнал с выхода поля метки М начала параллельного участка регистра 6 микрокоманд, поступающий на нулевой управляющий вход коммутатора 12 адреса.
Разрешающими управляющими сигналами для прохождения кода адреса и кода логических условий с регистра 5
25 микрокоманд через коммутатор 13 являются: единичный сигнал с выхода 77, проходящий через элемент ИЛИ 58 и поступающий на прямой управляющий вход коммутатора 13 адреса; нулевой сигнал с выхода поля метки М регист-З0 ра 6 микрокоманд, поступающий на нулевой управляющий вход коммутатора 13 адреса; единичный сигнал с выхода элемента 64 задержки, поступающий на прямой управляющий вход ком- 35 мутатора 13 адреса (блокировка прохождения кода адреса и логических условий с регистра 5 через коммутатор 13 производится по нулевому сигналу, поступающего с нулевого выхо- 40 да 81 триггера 25 начала параллельного участка через элемент 64 задержки).
Таким образом, производится занесение начального адреса параллельных микроподпрограмм в регистры 3 и 4 адреса по переднему фронту тактового импульса L . По заднему фронту тактового импульса 1З производится запись первых микрокоманд в ре-50 гистры 5 и 6, считанных из ПЗУ 1 и ПЗУ 2 соответственно.
Операционные части микрокоманд через блок элементов ИЛИ 55 поступают на выход 67 устройства и через 55 коммутаторы 16 и 17 на схемы 7 и 8 сравнения соответственно. Адресные части с полей 5.1 (6;6) поступают через коммутатор 12 (13) в регистры 3 (4), код.логических условий с поля 5.2 (6.5) через блок элементов И 33 (34) поступает на второй вход схемы 8 (7) сравнения. Очередным тактовым импульсом 7 с выхода 69 происходит параллельное считывание микрокоманд из ПЗУ 1 и ПЗУ 2. В дальнейшем эти два канала продолжают свою работу параллельно и независимо.
После окончания одной из микроподпрограмм (например, первой, которая хранится в блоке памяти ПЗУ 1) в поле 5.4 регистра 5 появляется метка
M =1 и триггер 24 устанавливается в единичное состояние. Элемент И 48 блокируется нулевым сигналом, формируемым элементом И-НЕ 54 и проходящим через элемент ИЛИ 62. В резуль)тате тактовые импульсы на входы синхронизации регистров 3 и 5 не подаются. Данный канал переходит в режим ожидания и находится в нем до окон-. чания выполнения второй микроподпрограммы. После появления метки M =1 в поле 6.3 регистра 6 устанавливается в единичное состояние триггер 26.
После этого сигналом с выхода элемента И 49 производится сравнение содержимого полей адреса 5.1 и 6.6 регистров 5 и 6. Если адресные части последних микрокоманд совпадут, то сигналом с выхода элемента И 42, проходящим через элементы ИЛИ 57 и 58, разрешается передача адреса. в реr гистр 3. Затем с задержкой L g>i Lq (L — длительность тактового импульса) одновибратор 30 производит обнуление триггеров 24 — 26.
До того момента, как переключатся l триггеры 24-26, импульс с выхода 69, задерживаясь элементом. 31 задержки на время С (1, производит принудительную установку триггера 21 в единичное состояние. Одновременно, сигнал с выхода одновибратора 30, проходя через элемент ИЛИ 62, разрешает прохождение тактового импульса с выхода коммутатора 14 через элемент И 48 на входы синхронизации регистров 3 и 5. В результате чего принудительно производится считывание первой мнкрокоманды в последовательном режиме работы их первого блока памяти ПЗУ 1. После того, как обнулятся триггеры 24-26, открываются элементы И 48 и 47, и по очередному тактовому импульсу с выхода
64
11308 коммутатора 15 будет считана микрокоманда из блока памяти ПЗУ 1.
В дальнейшем устройство переходит в последовательный режим функционирования. При появлении на выхо- 5 де 67.1 блока элементов ИЛИ 55 мик.— рооперации. конца работы единичный сигнал через элемент ИЛИ 63 подается на нулевой вход триггера 27.
Последний устанавливается в нулевое 1Р состояние и запрещает прохождение тактовых импульсов с выходов генератора 20. Устройство прекращает свое функционирование.
Рассмотрим особенности функциони- 15 рования средств контроля устройства при выполнении параллельных микроподпрограмм. Сущность работы средств контроля заключается в следующем .(фиг. 4). При реализации параллель- 20 ных микроподпрограмм освобождаются ноля логических условий. В целях повышения достоверности и оперативности функционирования устройства свободные поля логических условий 25 регистров микрокоманд используются для контроля блоков памяти. Все,поле 5.3 (6.4) регистра 5 (6) разбивается на группы разрядов, например, на тетрады. Пусть имеется И тетрад. 30
В каждой тетраде записана команда.
В разряды кода логических условий с поля 6.5 (5.2) для каждой микрокоманды записывается команда из числа тех, которые записаны в тетрадах в поле 5.3 (6.4). На фиг, 4 и 5
А (В„) команда, записываемая в поле 5.3 (6.4). При параллельном режиме работы производится сравнение поля логических условий и части поля 4р микроопераций, регистров 5 и 6 микрокоманд. Рассмотрим реализацию данного алгоритма работы средств контроля.
После того, как триггер 25 начала 45 параллельного участка сигналом с выхода элемента ИЛИ 59 устанавливается в единичное состояние, сигналом с выхода 80 разрешается прохождение кода логических условий на схемы 7 и 8
i0 сравнения; разрешается прохождение тактовых импульсов через элемент И 39 на вход счетчика 18, который формирует код номера одной из и-тетрад и обнуляется по сигналу переполне55 ния; дешифратор 19 в соответствии с кодом, полученным от счетчика 18, производит поочередно опрос всех и-тетрад и передачу их содержимого на схемы 7 и 8 сравнения. Схемы 7 и 8 сравнения сравнивают информацию, записанную в разрядах кода логичес1 ких условий и разрядах поля микроопераций. При их несовпадении схемы 7 или 8 сравнения вырабатывают сигнал ошибки. Этот сигнал производит установку в единичное состояние триггера 22 или 23. !
В случае, если устанавливается в единичное состояние триггер 24 и 26, то цепь прохождения сигнала ошибки от схем сравнения блокируется элементами И 40 и И 41. При установлении триггеров 22 или 23 в единичное состояние формируется сигнал ошибки устройства, и производится ,останов устройства. Кроме данного вида контроля, в устройстве производится сравнивание адресных частей микрокоманд регистров 5 и 6. Сравнение происходит после установки в единичное состояние триггеров 24 и 26 окончания параллельных участков.
В случае неравенства адресных. частей формируется сигнал ошибки устройства, и производится останов устройства. Кроме того, сигнал ошибки форми,руется при.появлении микрооперации конца работы на выходе 67.1 при вы полнении параллельного участка микро программы, при этом сигнал ошибки проходит через открытый эле-. мент И .51, на выход группы выходов ошибки устройства; появлении метки конца параллельного участка микроподпрограммы первого канала (ПЗУ 1) в последовательном режиме работы, при этом сигнал ошибки .проходит через элементы И 52 на выход группы выходов ошибки устройства; появлении метки конца параллельного участка микроподпрограммы второго канала (ПЗУ 2). в последовательном режиме, при этом сигнал .ошибки формируется элементом И 45 и поступает на выход группы выходов ошибки устройства.
Таким образом, предлагаемое параллельное микропрограЖ ное устройство управления с контролем отличается от известных технических решений повышением достоверности и оперативности контроля за счет использования естественной структурной избыточности полей логических условий .микро26
1130864
25 команд при выполнении параллельных микроподпрограмм путем органиэации задания в свободных полях логических условий частей микрокоманд параллель. ных микроподпрограмм и последующего сравнения частей поля микроопераций и поля логических условий микрокоманд независимых параллельных микроподпрограмм.
Применение изобретения поэволит
5 строить более надежные устройства управления параллельными процессами.
1130864
1130864
57(6.7) 89(Ю
Фиг. 2
КОИ 1
Фиг.9
Сцг нала
РраЬения
0перац.и. л.у
Оаерац. ч. л.у
1130864
Ф4Ъ
Л
43 Фф1
Фй э cgj
И.Муска
Заказ 9611/35 Тираж 698 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5
Филиал ППП "Патент", г.ужгород, ул.Проектная, 4 > с у » Ф ь R а р ае, ЪС - О
K 2Е
CL CL СС3 Е ез СС3 ц-
Составитель И.Сигалов
Редактор P.Öèöèêà Техред И.Асталош Корректор
