Процессор ввода-вывода

 

ПРОЦЕССОР ВВОДА-ВЫВОДА по авт. св. № 934465, о тличающийс я тем, что, с целью повьшения производительности, в него введены седьмой дешифратор, одиннадцатый и двенадцатый триггеры, причем первый вход одиннадцатого триггера соединен с выходом блока управления, второй выход первого блока регистров соединен через седьмой дешифратор с входом двенадцатого триггера, вьлюд которого соединен с вторым входом одиннадцатого триггера, выход которого соединен с восьмым входом каждого блока обмена группы, при этом п блоков обмена объединены попарно в К групп (где К р п/2), причем третий, четвертый , пятый и шестой выходы первого блока обмена -ой группы (где i 1-К) соединены соответственно с девятьм, десятым, одиннадцатым и двенадцатым входами второго блока обмена i-ой группы, третий, четвертый , пятый и шестой выходы которого соединены соответственно с девятым, десятым, одиннадцатым и двенадцатым входами первого блока обмена i-ой группы, а в каждый блок обмена группы введены шестой и седьмой коммутаторы , одиннадцатый, двенадцатый и тринадцатый триггеры и второй элемент И, причем в каждом блоке обмена восьмой вход блока соединен с первым входом одиннадцатого триггера, второй вход которого соединен с вторым выходом первого узла триггеров, выход одиннадцатого триггера соединен с четвертым входом пятого, вторым входом шестого, первыми входами двенадцатого и тринадцатого триггеров, с девятым входом первого коммутатора, с третьим входом десятого триггера, с первым входом шестого коммутатора, с третьим входом двунаправленного р коммутатора и с первым входом седьмого ко1«4утатора, выход которого соеди (Л нен с вторым входом первого регистра, десятым входом первого коммутатора, третьим входом девятого регистра и третьим входом пятого коммутатора, выход шестого триггера соединен с шестьм входом пятого триггера, выход которого соединен с третьим входом шестого триггера, третий выход СО второго узла триггеров соединен с вторым входом двенадцатого триггера, выход которого соединен с пятым выходом .блока обмена и первьа 1 входом второго элемента И, второй вход которого соедатен с однинадцатьм входом блока обмена, а выход соединен с четвертым входом второго узла триггеров , выход второго кo в yтaтopa соединен с четвертым выходом блока обмена , одиннадцатый вход первого коммутатора соединен с одиннадцатым входом блока обмена, выход шестого коммутатора соединен с вторым входом тринадцатого триггера, с третьим

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1149240

° 1(59 G 06 F 13/00

: >Х,": р я

» »

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВЪГ

««Ю««« »

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 934465 (21) 3629795/24-24 (22) 29.07.83 (46) 07.04.85. Бюл. 9 13 (72) В.К. Ершов, И.В. Захватов, С.Л. Кольцова, Л.Е. Пшеничников и А.А. Соловской (53) 681.3(088.8) (5e) 1. Авторское свидетельство СССР

Г»" 934465, кл. G 06 F 3/04, 24.11.80 (прототип). (54) (57) ПРОЦЕССОР ВВОДА-ВЫВОДА по авт.св. Ф 934465, о т л и ч а ю щ и йс я тем, что, с целью повышения производительности, в него введены седьмой дешифратор, одиннадцатый и двенадцатый триггеры, причем первый вход одиннадцатого триггера соединен с выходом блока управления, второй выход первого блока регистров соединен через седьмой дешифратор с входом двенадцатого триггера, выход которого соединен с вторым входом одиннадцатого триггера, выход которого соединен с восьмым входом каждого блока обмена группы, при этом и блоков обмена объединены попарно в К групп (где К n/2) » причем третий, четвертый, пятый и шестой выходы первого блока обмена i-ой группы (где i

1-К) соединены соответственно с девятьм, десятьи, одиннадцатым и двенадцатым входами второго блока обмена i-ой группы, третий, четвертый, пятый и шестой выходы которого соединены соответственно с девятым, десятым, одиннадцатым и двенадцатью входами первого блока обмена i-ой группы, а в каждый блок обмена группы введены шестой и седьмой коммутаI торы, одиннадцатый, двенадцатый и тринадцатый триггеры и второй элемент И, причем в каждом блоке обмена восьмой вход блока соединен с первым входом одиннадцатого триггера, второй вход которого соединен с вторым выходом первого узла триггеров, выход одиннадцатого триггера соединен с четвертым входом пятого, вторым входом шестого, первыми входами двенадцатого и тринадцатого триггеров, с девятым входом первого коммутатора, с третьим входом десятого триггера, с первым входом шестого коммутатора, с третьим входом двунаправленного коммутатора и с первым входом седьмо-Е го коммутатора, выход которого соединен с вторым входом первого регистра, десятым входом первого коммутатора, третьим входом девятого регистра и третьим входом пятого коммутатора, е выход шестого триггера соединен с .шестью входом пятого триггера, вы ход которого соединен с третьим вхо- е дом шестого триггера, третий выход l4h второго узла триггеров соединен с вторым входом двенадцатого триггера, © выход которого соединен с пятью выхо- «Ь» дом . блока обмена и первым входом CO второго элемента И, второй вход которого соединен с одиннадцатым входом блока обмена, а выход соединен с четвертью входом второго узла триггеров, выход второго коммутатора соединен с четвертым выходом блока обмена, одиннадцатый вход первого коммутатора соединен с одиннадцатыс входом блока обмена, выход шестого коммутатора соединен с вторым входом тринадцатого триггера, с третьим

1349240 входом первого счетчика и с первым входом восьмого регистра, второй, третий, четвертый и пятый входы шестого коммутатора соединены соответственно с девятым входом блока обмена, с выходом седьмого триггера, с выходом десятого регистра и с вторым . выходом двунаправленного коммутатора, выход трикадцатого триггера

Изобретение относится к вычислителькой технике, а именно к процессам ввода-вывода, и может быть использовано для построения многопроцессорных вычислительных комплексов с разветвленной сетью внешних уст" ройств.

По основному авт.св. - 934465 известен процессор ввода"вывода, со30 держащий блок управления, первый вход которого соединен с входом процессора, выход блока управления соединен с первыми входами первого блока регистров стека регистров арифу Э I5 метического блока, первого, второго, третьего и четвертого регистров и через пятый регистр — с первым входом шестого регистра, выход которого соединен с первым входом каждого блока обмена группы, группа выходов шестого регистра через пятый дешиф" ратор соединена с вторыми входами соответствующих блоков обмена группы, первый выход первого регистра через второй дешифратор соединен с

25 вторым входом блока управления, третий вход которого соединен с первым выходом первого блока регистров, второй вход которого и второй вход второго регистра соединены с вторыми выходом первого регистра, второй вход которого и четвертый вход блока управления соединены с первым выхо дом седьмого регистра, вход которого и третий вход первого регистра сое- З5 динены с выходами восьмого регистра, выход второго регистра соединен с вторыми входами арифметического блока и стека регистров, выход последнего соединен с третьим входом второго ре- 40 гистра и пятым входом блока управлесоединен с шестым выходом блока обмена, второй, третий и четвертый входы седьмого коммутатора соединены соответственно с двенадцатым входом блока обмена, вторым выходом двунаправленного коммутатора и выходом девятого триггера, второй выход девятого регистра соединен с третьим выходом блока обмена.

2 ния, в торой выход первого блока регистров соединен с третьим входом арифметического блока, выход которого через девятый регистр соединен с первым входом первого буферного регистра, выход последнего соединен с первым входом первого коммутатора, выход которого соединен с первым входом десятого регистра, группа выходов последнего является группой выходов процессора, группа входов которого соединена с группой входов логического коммутатора, первый выход которого соединен с первым входом первого приоритетного блока, выход которого ооединек с вторыми входами четвертого, десятого и первого буферного регистров, шестым входом блока управления и первым входом одиннадцатого регистра, выход которого соединен с третьим входом каждого блока обмена группы, группа выходов одиннадцатого регистра через третий дешифратор соединена с четвертыми входами соответствующих блоков обмена группы, первый выход каждого из которых соединен через второй приоритетный блок с группой входов двенадцатого регистра и первым входом двенадцатого регистра, выход которого соединен с вторым входом четвертого регистра, и через второй буферный регистр — с вторым входом первого коммутатора, второй, третий и четвертый входы двенадцатого регистра соединены с первым, вторым и третьим выходами каждого блока обмена группы, четвертые выходы которых соединены через третий приоритетный блок с группой входов восьмого регистра, вход которого соединен с вторым выходом каждого блока обмена

3149240 группы, соединенного шиной обмена с внешниМи устройствами, группа входов процессора соединена с группой входов тринадцатого регистра, первый выход которого соединен с первым 5 входом логического коммутатора и через четырнадцатый регистр — с вторым входом одиннадцатого регистра и четвертым входом первого регистра, второй выход тринадцатого регистра через $0 четвертый дешифратор соединен с третьим входом одиннадцатого регистра и седьмым входом блока управления, третий выход первого блока регистров через пятнадцатый регистр соединен 15

I с третьим входом первого буферного регистра и вторым входом шестого pe" гистра, третий вход которого соединен с выходом третьего регистра и первым входом пятого дешифратора, второй вход и выход которого соединены соответственно с вторым выходом седьмого регистра и третьим входом .стека регистров, выходы четвертого регистра соединены с группой 25 входов первого приоритетного блока, второй выход логического коммутатора соединен с первьм входом первого ,триггера, кроме того, в устройство также входят второй блок регистров, ЗО шестой дешифратор и девять триггеров, причем выход десятого регистра соединен с вторым входом логического коммутатора и входом второго блока регистров, выход которого соединен с входом тринадцатого регистра и третьим входом логического коммутатора, второй и третий выходы которого соединены с первыми входами соответственно второго и третьего тригге-4g ров, выход второго триггера через последовательно соединенные четвертый и пятый триггеры соединен с пятым входом каждого блока обмена группы, выход первого приоритетного блока соединен с первыми входами шестого и седьмого триггеров„ входы восьмого триггера соединены с одним из выходов второго приоритетного блока и первым и пятым выходами каждого бло- 5О ка обмены группы, выход восьмого триггера через последовательно соединенные шестой и седьмой триггеры соединен с вторым входом третьего триггера, выход которого соединен с вторым входом первого триггера, выход последнего соединен с вторым входом второго триггера, четвертый

4 выход первого блока регистров соеди- нен через шестой дешифратор с входом девятого триггера, выход которого через десятый триггер соединен с шестым входом каждого блока обмена группы, при этом каждый блок обмена содержит пять коммутаторов, три дешифратора, десять регистров, два узла триггеров, буферную память, три счетчика, десять триггеров, двунаправленный коммутатор и элемент И, причем выход первого коммутатора соединен с первым входом буферной памяти, выход которой соединен с первьвк входом второго коммутатора, выход последнего соединен с первыми входами третьего коммутатора и двунаправленного коммутатора и вторым выходом блока, первый вход которого соединен с первыми входами первого коммутатора и первого узла триггеров, второй вход которого соединен с вторым входом блока. третий вход последнего соединен с первыми входами первого и второго триггеров и вторым входом первого коммутатора, четвертый вход блока соединен с первыми входами первого регистра и третьего триггера и третьим входом первого коммутатора, пятый вход блока соединен с вторыми. входами буферной памяти и третьего триггера, выход которого соединен с первыми входами второго, третьего, четвертого, пятого и шестого регистров и вторыми входами второго и третьего коммутаторов, первый выход первого узла триггеров соединен с четвертым выходом блока, второй выход первого узла триггеров соединен с первыми входами четвертого триггера и второго узла триггеров, третьими входами буферной памяти, второго и третьего коммутаторов, четвертым входом первого коммутатора и вторыми входами второго, третьего, четвертого, пятого и meeтого регистров, третьи входы которых соединены с соответствующими выходами третьего коммутатора, шестой вход блока соединен с вторым входом четвертого триггера, выход которого соединен с BTopbM входбм второго триггера, четвертым входом третьего коммутатора и первым входом пятого триггера, выход которого соединен с вторыми входами второго узла триггеров и двунаправленного коммутатора и с первым входом элемента И, выход

1149240 которого соединен с четвертым входом буферной памяти, пятым входом первого коммутатора, вторым входом пятого триггера и через шестой триггер — с пятым входом буферной памяти и шестым 5 входом первого коммутатора, выход первого дешифратора соединен с вторым входом первого триггера, первым входом седьмого триггера и третьими входами второго и пятого триггеров, выход второго триггера соединен с первым входом седьмого регистра и через восьмой триггер — с первым входом четвертого коммутатора и пятыми вы ходами блока и входом третьего комму- 1 татора, выход первого триггера соединен с вторым входом седьмого регистра и первыми входами восьмого и девятого регистров, первого счетчика и пятого коммутатора, выход которого соединен с шестым входом третьего коммутатора и первым входом второго счетчика, выход второго дешифратора соединен с третьим входом первого триггера, первым входом девятого триггера и четвертыми входами второго и пятого триггеров, выходы третьего дашифратора соединены с вторыми входами седьмого и девятого триггеров, выход девятого триггера соединен ЗО с вторыми входами девятого регистра, пятого коммутатора, первого регистра, первого счетчика и третьим входом седьмого регистра, выход, которого соединен с первым выходом блока, З5 седьмым входом третьего коммутатора и первым входом третьего счетчика, первые выходы которого и второго счетчика соединены с восьмым и девятым входами третьего коммутатора, 40 выход седьмого триггера соединен с вторым входом восьмого регистра, четвертыми входами первого триггера и седьмого регистра и третьими входами пятого коммутатора и первых ре- 4s гистров и счетчика, выход первого регистра соединен с шестым входом буферной памяти и входом десятого регистра, выход первого счетчика соединен с четвертым входом второго ком-5о мутатора и через десятый регистрс третьим входом двунаправленного коммутатора, выход которого соединен с первым входом .десятого триггера, вторым входом элемента И, седьмым входом первого коммутатора, третьими входами восьмого и девятого регистров и четвертыми входами аятаго коммутатора и первых регистра и счетчика, выход шестого триггера и первый выход второго узла триггеров соединены с третьим и четвертым входами первого узла триггеров, второй выход второго узла триггеров соединен с третьими входами седьмого и девятого триггеров, выходы восьмого регистра соединены с пятым входом первого триггера и первым входом второго дешифратора, выходы девятого регистра соединены с четвертым входом двунаправленного коммутатора и вторым входом второго дешифратора, третий выход второго узла триггеров соеди- . нен с вторым входом десятого триггера, выход которого соединен с третьим входом второго узла триггеров, пятым входом второго коммутатора и пятым входом двунаправленного коммутатора, соединенного с шиной обмена, вторые выходы второго и третьего счетчиков соединены с восьмым и девятым входами первого коммутатора, десятый вход которого соединен с выходом ветвертого регистра и вторым входом четвертого коммутатора, выход второго регистра через четвертый коммутатор соединен с третьим выходом блока и вторым входом третьего счетчика, выход третьего регистра соединен с пятыми входами второго и пятого триггера, выходы пятого и шестого регистров соединены- с входами первого и третьего дешифраторов, выход девятого триггера соединен с шестым входом первого триггера j1J.

Недостатком известного устройства является его низкая производительность, обусловленная ограниченными ,функциональными возможностями, не позволяющими производить обмен:между двумя областями оперативной памяти без использования внешнего оборудования. Такой обмен информацией является необходимым условием обеспечения мультипрограммного режима вычислительной системы.

Целью изобретения является повышение производительности процессора ввода-вывода в режиме передачи информации между двуми областями оперативной памяти.

Поставленная цель достигается тем, что в процессор ввода-вывода введены седьмой дешифратор, одиннадцатый и двенадцатый триггеры, причем первый вход одиннадцатого триггера

1149240 соединен с выходом блока управления, второй выход первого блока регистров соединен через седьмой дешифратор с входом двенадцатого триггера, выход которого. соединен с вторым входом 5 одиннадцатого триггера, выход которого соединен с восьмым входом каждого блока обмена группы, при этом п блоков обмена объединены попарно в К групп (где К = и/2), причем третий, 10 четвертый, пятый и шестой выходы первого блока. обмена i-ой группы (где i = 1-К) соединены соответственно с девятым десятым, одиннадцатым и двенадцатым входами второго 15 блока обмена i-ой группы, третий, четвертый, пятый и шестой выходы которого соединены соответственно с девятым, десятым, одиннадцатым и двенадцатым входами первого блока 20 обмена i-ой группы, а в каждый блок обмена группы введены шестой и седьмой коммутаторы, одиннадцатый, двенадцатый и тринадцатый триггеры и второй элемент И, причем в каждом 25 блоке обмена восьмой вход блока соединен с первым входом одиннадцатого триггера, второй вход которого соединен с вторым выходом первого узла триггеров, выход одиннадцатого триг- 30 гера соединен с четвертым входом пятого, вторым входом шестого, первыми входами двенадцатого и тринадцатого триггеров, с девятым входом первого коммутатора, с третьим входом двунаправленного коммутатора и с первым входом седьмого коммутатора, выход которого соединен с вторым входом первого регистра, десятым входом первого коммутатора, третьим входом 4о девятого регистра и третьим входом пятого коммутатора, выход шестого триггера соединен с шестым входом пятого триггера, выход которого соединен с третьим входом шестого триг-

И, второй вход которого соединен с одиннадцатым входом блока обмена, а выход соединен с четвертым входом второго узла триггеров, выход второго коммутатора соединен с четвертым 5- выходом блока обмена, одиннадцатый вход первого коммутатора соединен с одиннадцатым входом блока обмена, выход шестого коммутатора соединен с вторым входом тринадцатого триггера, с третьим входом первого счетчи-.. ка и с первым входом восьмого регистра, второй, третий, четвертый и пятый входы шестого коммутатора соединены соответственно с девятым входом блока обмена, с выходом седьмого триггера, с выходом десятого регистра и с вторым выходом двунаправленного коммутатора, выход тринадцатого триггера соединен с шестым выходом блока обмена, второй, третий и четвертый входы седьмого коммутатора соединены соответственно с двенадцатым входом блока обмена, вторым выходом двунаправленного коммутатора и выходом девятого триггера, второй выход девятого регистра соединен с третьим выходом блока обмена.

На фиг. 1-9 приведена блок-схема процессора- ввода-вывода.

Процессор содержит блок 1 управления, арифметический блок 2, блоки

3 и 4 регистров, приоритетные блоки

5-7, регистры 8-22, логический коммутатор 23, дешифраторы 24-29, буферные регистры 30-31, стек 32 регистров, коммутатор 33, триггеры 34-43, блоки 44 обмена, дешифратор 45, триггеры 46 и 47.

Каждый блок 44 обмена содержит буферную память 48, коммутаторы 4953, узлы 54 и 55 триггеров, двунаправленный коммутатор 56, регистры

57-66, счетчики 67-69, дешифраторы

70-72, триггеры 73-82, элемент И 83, триггеры 84-86, коммутаторы 87-88, элемент И 89.

В состав процессора дополнительно введены:седьмой дешифратор (элемент 45, фиг.1), который предназначен для дешифрации коДа признака внутреннего обмена (ВО); одиннадцатый триггер (элемент 47, фиг.3), который предназначен для приема признака ВО с выхода седьмого дешифратора через двенадцатый триггер (элемент

46, фиг.1) и передачи этого сигнала на восьмой вход каждого блока 44 обмена группы, причем установка триггера по сигналу ВО происходит при наличии соответствующего сигнала с выхода блока 1 таким образом, чтобы сигнал на выходе триггера 47 появлялся одновременно с информацией на выходе регистра 13; двенадцатый триггер предназначен для временного

114924О

10 хранения и передачи на второй вход одиннадцатого триггера (элемент 47, фиг.3) сигнала признака ВО.

В состав каждого блока 44 обмена дополнительно введены: шестой ком" мутатор (элемент 87, фиг. 6), который предназначен для формирования сигнала управления выводом информации из буферной памяти 48; седьмой коммутатор {элемент 88, фиг, 6),ко10 тарый предназначен для формирования сигнала управления приемом информации в буферную память 48; одиннадцатый триггер (элемент 84, фиг. 7), который предназначен для приема

35 признака В0 с выхода триггера 47; двенадцатый триггер (элемент 85 ° фиг. 5), который предназначен для формирования сигнала "Пуск ВО"; тринадцатый триггер (элемент 86, фиг. 6), который предназначен для формирования сигнала, "Прием информации ВО(ПРИВО)"; второй элемент И (элемент 89, фиг. 5), который предназначен для формирования сигнала

LS

"Пуск Â01", синхронного с соответствующим блоком обмена.

Все устройства, входящие в состав процессора ввода-вывода, реализованы на интегральных микросхемах. На информационных и управляющих входах триггеров имеются группы логических элементов И/ИЛИ для организации не™ обходимых логических функций.

Работа процессоре ввода-вывода по 3S обмену начинается по сигналу ПРЦП (прерывание от центрального процессора), который формируется центральным процессором при требованиях на вводвывод со стороны рабочих программ. 40

По этому сигналу в блоке 1 запускается временная диаграмма чтения слова

БАК нэ состава карты работ по адресу, хранящемуся на регистре 3-9 блока 3 через арифметический блок 2 и 4S регистр 16. Далее блок 5 формирует сигнал запроса и код признака абонента, которые поступают через регистр

17 к модулям оперативной памяти (NOH}

При этом на вход арифметического 5о блока 2 последовательно поступает содержимое блока регистров 3 и регистра 9. Происходит последовательное формирование адресов для запроса соответственно слова ТУС (таблица yet- 55 ройств) и слова ТОЧ (таблица очередей). Адреса с выхода арифметического блока 2 последовательно передаются на адресный регистр 16. Блок 1 последовательно и одновременно с передачей адреса на регистр 16, формирует запрос в ИОП по чтению слова ТУС и ТОЧ.

Передача запросов и прием информации из ИОП происходит аналогично чтению слова SAK.

Блок t производит анализ содержи,мого регистра стека 32 по номеру блока 4 и последовательно формирует запросы в ИОП для чтения слов ДО (дескриптор обмена) и СО (слово

Обмена), содержащих необходимую уп.равляющую информацию для блока 44.

Слова ДО и СО последовательно принимаются из ИОП на регистр. 8, откуда передаются на регистры блока 3, и их содержимое анализируется блоком 1, После этого из блока 1 на : регистр 10 передается код номера запускаемого блока обмена 44, а на регистр 22 - информация с регистров блоке 3, в результате чего на регистре 22 формируется управляющее слово обмена (УСО). Одновременно информация с регистра блока 3 поступает на вход дешифратора 45, на выходе которого формируется сигнал признака режима ВО и передается на триггер 46.

На выходе блока 1 формируются сигналы, которые ноступают на регистр

12, а затем на регистр 13 ° Одновременно на этот же регистр поступает содержимое регистра 22 и регистра

1О, а на вход триггера 47 поступает сигнал с выхода триггера 46 и управляющий сигнал с выхода блока !. С регистра 13 сигналы передаются на входи выбранного узла 54. Узел 54 формирует последовательность управляющих сигналов для приема информации с регистра 13 в буферную память

48 и с триггера 47 на триггер 84.

Таким образом заканчивается операция по запуску .первого блока 44, участвующего в обмене информацией.

По цепи внешнего прерывания производится повторный запуск процессора ввода-вывода и осуществляется аналогичная операция по запуску второго блока 44.

Одновременно с передачей управляющей информации на регистры 58-62 в каждом блоке 44 пары происходит установка триггера 85 по сигналам с выхода триггера 84 и узла 55. Сигнал с выхода триггера 85 поступает на

1149240

12 первый вход логического элемента

И 89, на второй вход которого поступает сигнал с триггера 85 второго блока 44. Сигнал "Пуск ВО" с выхода логического элемента И 89 поступает 5 на вход узла 55 и переводит каждый блок пары в режим обмена.

Начало передачи информации определяется тем блоком 44, который находится в режиме Чтение (вывод из

l l I! 10

МОП), что соответствует установке триггера 79. В дальнейшем будем считать блок 44, работающий по выводу информации, первым блоком пары, а блок 44, работающий по вводу информации в МОП вЂ” вторым блоком пары.

Наличие информации, выведенной из первой области МОП, в буферной памяти 48 первого блока 44 определяет формирование сигнала на выходе регистра 66, поступающего на четвертый вход коммутатора 87, и, при наличии сигналов с триггеров 79 и 84 на управляющих входах коммутатора 87, передается на входы триггера 86, счет- 5 чика 67 и регистра 64. Сигнал с выхода триггера 86 через шестой выход первого блока 44 пары поступает на первый вход коммутатора 88. Одновременно информация Hs буферной памяти 30

48 первого блока 44 через коммутатор

50 и через четвертый выход блока 44 поступает через девятый вход второго блока 44 на второй вход коммутатора

49, в результате чего информация, поступившая из буферной памяти первого блока 44, записывается в регистр буферной памяти 48 второго блока 44.

Наличие информации в буферной па- 4о мяти 48 определяет установку триггера 73, на выходе которого формируется сигнал запроса на обращение в МОП.

Код операции определяется сигналом на выходе триггера 81 и соответствует as вводу информации в МОП.

Сигналы с выхода триггеров 73 и 81 поступают на вход регистра 63. Запрос и код операции с выхода регистра 63, адрес с выхода коммутатора 52 и ин- so формация с выхода коммутатора 50 поступают через первый выход второго блока 44 пары на вход регистра 19 и блока 6. С выхода регистра 19 информация поступает через регистры f 1 31 и 17 во вторую область оперативной памяти. Установившийся таким образом процесс передачи информации между двумя областями МОП происходит до тех пор, пока не будет передан весь saданный массив информации, после чего на выходе триггера 77 каждого канала формируется сигнал "Останов" поступающий на входы триггера 78 и узла 55.

На выходе узла 55 устанавливается сигнал "Фаза окончания" (ФАЗОК), а на выходе триггера ?8 формируется сигнал "Прием дескриптора результата" (ПРДР}, который поступает на управляющие входы коммутатора 49 и буферной памяти 48 для приема информации с выхода регистра 60 и счетчиков 68 и 69.

По сигналам управления, сформированным в узле 54, блок 1 формирует сигнал обращения в МОП по записи содержимого блока 3 в область МОП, занимаемую картой работ, завершая таким образом работу по передаче информации между двумя областями МОП.

Введение новых узлов позволяет сократить в два раза затраты времени на передачу единицы информации по сравнению с адаптером "канал-канал", так как передача информации между двумя блоками обмена сводится фактически к передаче между регистрами буферной памяти и требует одного машинного такта (Ф „) на единицу информации (вместо 2 i в адаптере) .

Отсутствие в предлагаемом изобретении внешних связей между блоками обмена по линиям интерфейсов повышает надежность процессора и дополнительно сокращает внешнее оборудование.

Возможность программной коммутации пар блоков обмена позволяет оперативно производить обмен как с внешними устройствами, так и между областями оперативной памяти, что повышает общую производительность вычислительного комплекса.

Кроме того, введение новых узлов позволяет производить автономную откладку процессора ввода-вывода без участия внешних устройств (режим

"Тест" ), что повышает эксплуатационные характеристики процессора и значительно облегчает его откладку в процессе производства.

3149240

3349240

t 149240

1149240

1149240

1 49240

1 ) l>9240

1149240

ЯМ&У uucnr&e

Я ЫФ и МЖ

Составитель Г. Стернин

Редактор Т. Кугрышева Техред С.Мигунова Корректор С. Черни

Заказ 1894/34 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва, Ж-35, Раушская наб., д. 4/5 филиал ППП "Патент", r. Ужгород, ул. Проектная, 4