Устройство для управления динамической памятью

 

УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ДИНАМИЧЕСКОЙ ПАМЯТЬЮ, содержащее генератор импульсов регенерации, счетчик адреса регенерации, коммутатор , причем выход счетчика адреса регенерации подключен к первому информационному входу коммутатора, выход которого подключен к выходу адреса устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит три элемента И-НЕ,два элемента И, элемент ИЛИ, элемент ИЛИ-НЕ, реверсивный счетчик, формирователь сигналов выборки и формирователь сигналов регенерации, причем первБЙ вход первого элемента И-НЕ подключен к входу запроса устройства , второй вход первого элемента И-НЕ соединен с входом суммирования реверсивного счетчика, вход вычитания которого соединен с выЬсодом генератора импульсов регенерации , а выход подключен к входам второго элемента И-НЕ и соединен с входами элемента ИЛИ-НЕ, выход которого подключен к первому входу первого элемента И, второй вход которого подключен к выходу первого элемента И-НЕ, а выход подключен к первому входу элемента RITli, второй вход которого подключен к выходу второго элемента И, первьй вход которого подключен к выходу второго элемента И-НЕ, второй информационньм вход коммутатора подключен к входу адреса устройства, причем формирователь сигналов выборки содержит элемент И и элемент задержки , вход элемента задержки формирователя сигналов выборки соединен с первым входом элемента И формирователя сигналов выборки, выход (Л которого и выход элемента задержки формирователя сигналов выборки подключены к первому управляющему вьгходу устройства, .выход элемента задержки формирователя сигналов выборки подключен к первому входу третьего элемента И-НЕ, выход которого подключен к второму управляюще4; му выходу устройства, а формироваip тель сигналов регенерации содержит два элемента зедержки и формирователь импульсов, причем выход элеменел та ИЛИ через первьй элемент задержки формирователя сигналов регенерации подключен к входу формирователя импульсов, выход которого подключен к входу второго элемента задержки формирователя сигналов регенерации, выход которого подключен к второму входу третьего элемента И-НЕ,выход формирователя импульсов подключен к второму входу элемента И формирователя сигналов выборки, выход которого подключен к второму входу

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ((9) (1() 4p y G 06 F l3/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ (? 1) 3691005/24-24 (22) 13.01.84 (46) 07,03.85. Бюл. Р 9 (72) Г.П. Лопато, А.Г. Якубенко, А.И. Кузьмич и В.А. Черников (71) Минский радиотехнический институт (53) 681.32 (088.8) (56) 1. Авторское свидетельство СССР

Р 746515, кл. G 06 F 9/00, l980.

2. Горин В.Г. и др. ОЗУ для микро-ЭВМ "Электроника-60". Электронная промышленность", 1983, Р 3, с. 22 (прототип). (54)(57, УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ

ДИНАМИЧЕСКОЙ ПАМЯТЫО, содержащее генератор импульсов регенерации, счетчик адреса регенерации, коммутатор, причем выход счетчика адреса регенерации подключен к первому информационному входу коммутатора, выход которого подключен к выходу адреса устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит три элемента И-НЕ,два элемента И, элемент ИЛИ, элемент

ИЛИ-НЕ, реверсивный счетчик, формирователь сигналов выборки и формирователь сигналов регенерации, причем первый вход первого элемента И-НЕ подключен к входу запроса устройства, второй вход первого элемента И-НЕ соединен с входом суммирования реверсивного счетчика, вход вычитания которого соединен с выходом генератора импульсов регенерации, а выход подключен к входам второго элемента И-НЕ и соединен с входами элемента ИЛИ-HE выход которого подключен к первому входу первого элемента И, второй вход которого подключен к выходу первого элемента И-HE а выход подключен к первому входу элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, первый вход которого подключен к выходу второго элемента И-НЕ, второй информационный вход коммутатора подключен к входу адреса устройства, причем формирователь сигналов выборки содержит элемент И и элемент задержки, вход элемента задержки формирователя сигналов выборки соединен с первым входом элемента И формирователя сигналов выборки, выход

1 которого и выход элемента задержки формирователя сигналов выборки подключены к первому управляющему выходу устройства,, выход элемента задержки формирователя сигналов выборки подключен к первому входу третьего элемента И-НГ, выход котороге подключен к второму управляющему выходу устройства, а формирова - тель сигналов регенерации содержит два элемента зедержки и формирователь импульсов, причем выход элемента ИЛИ через первый элемент задержки формирователя сигналов регенерации подключен к входу формирователя импульсов, выход которого подключен к входу второго элемента задержки формирователя сигналов регенерации, выход которого подключен к второму входу третьего элемента И-НЕ,выход формирователя импульсов подключен к второму входу элемента И формирователя сигналов выборки, выход которого подключен к второму входу

1144115 второго элемента И, выход форми- Ъ;. сигналов выборки, выход формироварователя импульсов подключен к вто- теля импульсов подключен к управрому входу первого элемента И-НЕ, ляющему входу коммутатора и соединен выход которого подключен к первому со счетным входом счетчика адреса входу элемента И формирователя регенерации.

Изобретение относится к вычислительной технике и может быть использовано в устройстве управления памятью ЭВИ, выполненной на интегральных схемах полупроводниковой динамической памяти.

Известно устройство для управления полупроводниковой памятью,содержащее блок управления, в состав которого входят счетчик тактовых импульсов, дешифратор тактовых им пульсов и узел формирования и выдачи управляющих сигналов, блок ре— генерации информации, содержащий генератор импульсов регенерации, узел управления регенерацией и счетчик адресов регенерации, блок ввода-вывода, состоящий из генератора тактовых импульсов, регистра адреса и регистра слова, а также блок местного управления, элементы И, ИЛИ и генераторы импульсов Я

В данном устройстве процесс регенерации выпелен в отдельный режим работы и производится для всего объема адресуемой памяти в течение непрерывного интервала времени, что требует дополнительное время на регенерацию, в течение которого доступ к памяти запрещен.

Известно устройство, содержащее генератор импульсов регенерации, счетчик адреса регенерации, блок управления и коммутатор, причем выход счетчика адреса подключен к первому информационному входу коммутатора, выход которого подключен к выходу адреса устройства. В устройстве последовательность тактов . регенерации разнесена во времени так, что очередной такт регенерации происходит через период времени

Т = Т /Я с таким расчетом, чтобы в накойителе произошел полный перебор адресуемых частей накопителя за время, равное периоду регенерации

Т, где И вЂ” количество тактов регене-. рации 2

Недостатком известного устрой5 ства является синхронная временная диаграмма регенерации, что приводит

I к возникновению конфликтов при обращении к памяти.

Цель изобретения — повышение быстродействия устройства путем уменьшения среднего времени ожидания процессора при обращении к памяти.

Поставленная цель достигается тем, что в устройство для управления динамической памятью, содержащее генератор импульсов регенерации, счетчик адреса регенерации и коммутатор, причем выход счетчика

2р адреса регенерации подключен к первому информационному входу коммутатора, выход которого подключен к выходу адреса устройства, введены три элемента И-НЕ, два элемента И, элемент ИЛИ, элемент ИЛИ-НЕ,реверсивный счетчик, формирователь сигналов выборки и формирователь сигналов регенерации, причем первый вход первого элемента И-НЕ подклю3р чен к входу запроса устройства, второй вход первого элемента И-НЕ соединен с входом суммирования реверсивного счетчика, вход вычитания которого соединен с выходом генератора импульсов регенерации, а выход подключен к входам второго элемента И-НЕ и соединен с входами элемента ИЛИ-HЕ, выход которого подключен к первому входу первого

4р элемента И, второй вход которого подключен к выходу первого элемента И-НЕ, а выход подключен к первому входу элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, первый вход

144115 4 рации, элемент ИЛИ-HEll, счетчик 12 адреса регенерации и коммутатор 13.

Формирователь 2 сигналов выборки (фиг.?) содержит элемент И 14 и элемент 15 задержки.

Формирователь 6 сигналов регенерации содержит элемент 16, задержки, формирователь 17 импульсов и элемент 18 задержки.

Предложенное устройство обеспе30

На а фиг.1 приведена структурная схема устройства для управления динамической памятью, на фиг.2 схема формирователя сигналов выборки, на фиг.З вЂ” схема формирователя сигналов регенерации.

Устройство для управления динамической памятью содержит первый элемент И-НЕ 1, формирователь 2 сигналов выборки, формирователь 3 сигналов ответа, первый элемент И 4, элемент ИЛИ 5,формирователь 6 сигналов регенерации. реверсивный счет- чик 7,второй элемент И-НЕ 8,второй элемент И 9,генератор IO импульсов регене50

3 1 которого подключен к выходу второго элемента И-НЕ, второй информационный вход коммутатора подключен к входу адреса устройства, причем формирователь сигналов выборки содержит элемент И и элемент задержки, вход элемента задержки формирователя сигналов выборки соединен с первым входом элемента И формирователя сигналов выборки, выход ко торого и выход элемента задержки формирователя сигналов выборки подключены к первому управляющему выходу устройства, выход элемента задержки формирователя сигналов выборки подключен к первому входу третьего элемента И-НЕ, выход которого подключен к второму управляющему выходу устройства, а формирователь сигналов регенерации содержит два элемента задержки и формирова- тель импульсов, причем выход элемента ИЛИ через первый элемент задержки формирователя сигналов регенерации подключен к входу формирователя импульсов, выход которого подключен к входу второго элемента задержки формирователя сигналов регенерации, выход которого подключен к второму входу третьего элемента И-НЕ,выход формирователя импульсов подключен к второму входу элемента И формирователя сигналов выборки, выход которого подключен к второму входу второго элемента И, выход формирователя импульсов подключен к второму входу первого элемента И-НЕ, выход которого подключен к первому входу элемента И формирователя сигналов выборки, выход формирователя импульсов подключен к управляющему входу коммутатора и соединен со счетным входом счетчика адреса регенерации.

45 чивает организацию следующего алгоритма регенерации. Период регенерации разбирается на (N m) интервалов с длительностью Т =Т1!/(N+m).

Как и в указанном алгоритме, на каждом интервале после обращения процессора,к памяти в промежутке времени до следующего обращения к памяти выполняется такт регенерации. Однако, если в течение данного интервала времени происходят следующие обращения процессора к памяти, производится выполнение "резервных"

m-тактов регенерации, т.е. создается буфер из m-тактов регенерации.

При этом, если после выполнения k !! I! резервных тактов регенерации возникает пауза между обращениями процессора к памяти, то в течение интервала времени К Т не требуется

»! выполнения такта "принудительной" регенерации. В устройстве организован счетчик буфера тактов регенерации. При выполнении каждого такта регенерации его состояние увеличивается на единицу, а по окончании интервала регенерации уменьшается на единицу. Накопленное количество !

1 I! резервных тактов регенерации не превышает m, что обеспечивается запрещением регенерации, когда счетчик принимает состояние m,ïîñëå чего новый такт регенерации может выполниться уже после обращения процессора к памяти по окончанию текущего интервала времени регенерации. Если в течение длительности нескольких интервалов регенерации не производится обращение процессора к памяти и происходит уменьшение счетчика буфера регенерации до нуля, производится "принудитель3! ная регенерация. Задержки обращения процессора к памяти в данном случае возникают когда запрос от процессора поступает во. время выполнения такта "принудительной" регенерации, поскольку нельзя

1144115

15 прервать в произвольный момент времени выполнения такта регенерации, так как это приведет к разрушению информации. Вследствие организации .буфера тактов регенерации вероят- 5 ность совпадения моментов прину.— дительной" регенерации и обращений процессора к памяти имеет значительно меньшую величину по сравнению со способами, рассмотренными

1О выше. Ее значение зависит от величины распределения интервалов следования запросов, определяемого характером выполняемой на ЭВИ программы.

Устройство работает следующим образом.

В исходном состоянии счетчик адреса регенерации 1? находится в нулевом состоянии (сброс этого счетчика в нуль происходит цикли- 20 чески в процессе работы). Реверсив— ный счетчик 7 перед началом работы устройства может находиться в произвольном состоянии.

Работу устройства рассмотрим на ,примере использования элементов памяти К565РУЗ.

С выхода генератора 10 импульсов регенерации импульсы, с периодом Т = Тр,/(N+m) поступают на

ЪМ

30 второй вход реверсивного счетчика 7> по каждому импульсу его содержимое уменьшается на единицу. На первый вход элемента И-НЕ 1 поступает запрос на обращение к памяти, а на второй вход — сигнал с выхода фор- 35 мирователя сигналов регенерации 6, \ который в свою очередь запускает формирователь 2 сигналов выборки по второму входу в режиме регенерации. С выхода элемента И-HE 1

40 на первый вход формирователя 2 сигналов выборки поступает сигнал разрешения работы с памятью, что обуславливает выработку разрешающих сигналов выборки соответственно строки и столбца (RAS и GAS).

По окончании цикла работы с памятью с выхода формирователя

2 сигналов выборки на первый вход элемента И 4 поступает сигнал логической единицы завершения цикла обращения к памяти. Если реверсивный счетчик 7 находится в промежуточном состоянии, т.е. содержит на своих выходах как нули, так и едини- 55 цы, то на второй вход элемента И .4 также поступит сигйал логической единицы с выхода элемента И-НЕ 3.

Таким образом, сразу после завершения работы с памятью по данному к ней обращению через элемент ИЛИ 5 на вход формирователя 6 сигналов регенерации поступает сигнал логической единицы, который запускает формирователь 6 для выработки сигнала начала цикла регенерации.Данный сигнал поступает на первый вход коммутатора 13 и переключает коммутатор 13 для выдачи необходимого адреса регенерации с выхода счетчи— ка 12 адреса регенерации в накопитель, на второй вход элемента И вЂ” НЕ

1 и запрещает на время регенерации работу памяти в режиме запроса (обмена) на второй вход формирователя 2 сигналов выборки и вырабатывает управляющий сигнал выборки из памяти в режиме регенерации. Одновременно сигнал с выхода формирователя сигналов регенерации поступает на первый вход реверсивного счетчика 7 и на вход счетчйка 12 адреса регенерации, где по заднему фронту каждого последующего импульса соответственно прибавляет единицу в счетчик 7 и формирует новый адрес массива ячеек памяти ЗУ, которые требуют регенерации, в счетчике 12.

При непрерывном обращении к памяти происходит накопление "резервных тактов регенерации. Как только на выходах реверсивного счетчика 7 появляется комбинация "Все единицы (буфер регенерации полон), на выходе схемы И-НЕ 8 появляется сигнал логического нуля, который запрещает прохождение через элемент И 4 сиг— налов на вход формирователя 6 сигна —лов регенерации для отработки очередного такта регенерации. В этом случае при поступлении очередного запроса к памяти на первый вход схемы И-НЕ 1 после завершения текущего цикла работы с памятью очередной цикл регенерации не произойдет, При отсутствии обращений к памяти по сигналам с генератора 10 импульсов регенерации, поступающим на вычитающий вход реверсивного счетчика 7, состояние счетчика 7 в некоторый момент уменьшится до нулевого, что свидетельствует о необходимости очередного "принудительного" цикла регенерации. На выходе схемы ИЛИ-НЕ 11 вырабатывается сигнал логической единицы, который

11441

7 поступает на второй вход элемента И 9. На первый вход элемента И 9 поступает сигнал с выхода схемы И-НЕ 1, запрещающий цикл ".при нудительной" регенерации, если в данный момент времени уже происходит цикл работы с памятью по очередному к ней обращению, после которого с выхода элемента И 4 по первому входу элемента ИЛИ 5 на 1О вход формирователя 6 сигналов регенерации поступает сигнал и отрабатывается очередной цикл "естественной" регенерации. При отсутствии же данного сигнала на первом входе элемента И 9 сигнал логической единицы с выхода элемента И 9 через второй вход элемента ИЛИ 5 поступит на вход формирователя 6 сигналов регенерации и будет отрабатываться

20 очередной цикл "принудительной" регенерации по очередному адресу и после его завершения в реверсивный счетчик 7 о первому входу прибав15 8 ляется единица. Если и в дальнейшем запрос на работу с памятью не поступает, то по каждому очередному импульсу с генератора 10 импульсов регенерации, приходящему ка второй вход реверсивного счетчика

7, счетчик 7 .обнуляется,а на выходе схемы ИЛИ-НЕ 11 появляется сигнал логической единицы, который через элементы И 9 и ИЛИ 5 поступает на вход формирователя 6 сигналов регенерации, за чем следует очередной цикл "принудительной" регенерации по адресу, образуемому в счетчике 12 регенерации.

Таким образом, изобретение позволяет значительно повысить эффективность быстродействия системы процесссор-память путем сокращения среднего времени ожидания процессора при обращении к памяти, что обеспечивает получение существенного технико-экономического эффекта.

1144115

Составитель N. Силин

Редактор А. Козориз Техред А.Кикемезей Корректор М. Розман

Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5, Заказ 931/40 филиал IHIII "Патент", r. Ужгород, ул. Проектная,4