Устройство для обнаружения ошибок в параллельном @ - разрядном коде с постоянным весом к

 

УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК В ПАРАЛЛЕЛЬНОМ П-РАЗРЯДНОМ КОДЕ С ПОСТОЯННЫМ ВЕСОМ К, содержащее генератор тактовых импульсов, элемент ИЛИ, триггер и (п+2)-разрядный распределитель импульсов, каждый разряд которого содержит RS-триггер , два элемента И-НЕ, причем в каждом разряде распределителя импульсов единичный выход RS-триггера соединен с первым входом первого элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ выход второго элемента И-НЕ соединен с первым R-входом RS-триггера , выход первого элемента И-НЕ и нулевой выход RS-триггера (п+1)-го разряда распределителя импульсов соединены соответственно с первым 8-входом RS-триггера и третьим входом первого элемента И-НЕ (п+2)-го разряда распределителя импульсов, единичный выход RS-триггера (п+2)-го разряда распределителя импульсов соединен с вторым входом второго элемента И-НЕ (п+1)-го разряда распределителя , выход генератора тактовых импульсов соединен с вторыми входами первых элементов И-НЕ всех разрядов распределителя импульсов, отличающееся тем, что, с ВСЕСОШИДЯ .:. у :г..;-.,-. ir.- ,j rj Е целью увеличения быстродействия устройства , в него введены счетчик импульсов по модулю (К+1), блок синхронизации и п блоков коммутации, каждый из которых содержит три коммутатора , причем в каждом i-м блоке коммутации (,п) первый выход первого коммутатора соединен с S-входом RS-триггера i-ro разряда распределителя и i-м входом элемента ИЛИ, вход каждого i-ro разряда контролируемого кода устройства соединен с управляющими входами первого, второго и третьего коммутаторов i-ro блока коммутации, первые выходы второго и третьего коммутаторов i-ro б.локча коммутации соединены соот (Л ветственно с третьим входом первого и вторым входом второго элементов И-НЕ i-ro разряда распределителя импульсов, выход первого элемента И-НЕ, нулевой и единичные в.ыходы RS-триггера i-го разряда распределителя соединены с первьвли инфор J мационными входами соответственно QD первого, второго и третьего О) мутаторов i-ro блока, вторые выходы первого, второго и третьего коммуО таторов 1-го блока соединены соответственно с вторыми информационными входами первого и второго коммутаторов (i+1)-ro блокаде вторым информационньп-1 входом третьего коммутатора (i-l)-ro блока, вторые выходы первого и второго коммутаторов п-го блока соединены соответственно с S-входом RS-триггера и третьим входом первого элемента И-НЕ (п+1)-го разряда распределителя импульсов , единичный выход RS-триггера (п+1)-го разряда распределителя

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК е юь (19) Ì (11) 1(д) С 06 F 11/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2 1) 3494845/24-24 (22) 22.06.82 (46) 07.04.85. Бюл. М - 13 (72) О.Н. Музыченко и Н.Т. Музыченко (53) 681.3 (088.8) (56) 1. Патент США М- 3851307, кл. G 06 F 11/08, 1974.

2. Авторское свидетельство СССР

9 428385, кл. G 06 F 11/10, 1974 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ

ОШИБОК В ПАРАЛЛЕЛЬНОМ Q-РАЗРЯДНОМ

КОДЕ С ПОСТОЯННЫМ ВЕСОМ К, содержащее генератор тактовых импульсов, элемент ИЛИ, триггер и (и+2)-разрядный распределитель импульсов, каждый разряд которого содержит RS-триггер, два элемента И-НЕ, причем в каждом разряде распределителя импульсов единичный выход RS-триггера соединен с первым входом первого элемента И-НЕ, выход которого соединен с первым входом второго элемента

И-НЕ, выход второго элемента И-НЕ соединен с первым R-входом RS-триггера, выход первого элемента И-НЕ н нулевой выход RS-триггера (и+1)-ro разряда распределителя импульсов соединены соответственно с первым

S-входом RS-триггера и третьим входом первого элемента И-НЕ (n+2)-го разряда распределителя импульсов, единичный. выход RS-триггера (n+2)-го разряда распределителя импульсов соединен с вторым входом второго элемента И-НЕ (п+1)-го разряда распределителя, выход генератора тактовых импульсов соединен с вторыми входами первых элементов И-НЕ всех разрядов распределителя импульсов, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия устройства, в него введены счетчик импульсов по модулю (К+1) блок синхронизации и и блоков коммутации, каждый из которых содержит три коммутатора, причем в каждом i-м блоке коммутации (i 1,п) первый выход первого коммутатора соединен с

S-входом RS-триггера i-ro разряда распределителя и i-м входом элемента

ИЛИ, вход каждого i-ro разряда контролируемого кода устройства соединен с управляющими входами первого, второго и третьего коммутаторов

i-го блока коммутации первые выходы

У

O второго и третьего коммутаторов е

i-го блока коммутации соединены соот ветственно с третьим входом первого и вторым входом второго элементов

И-НЕ i-ro разряда распределителя импульсов, выход первого элемента

И-НЕ, нулевой и единичные выходы

RS-триггера i-го разряда распределителя соединены с первьвии информационными входами соответственно первого, второго и третьего коммутаторов i-го блока, вторые выходы первого, второго и третьего коммутаторов х-го блока соединены соответственно с вторьачи информационными входами первого и второго коммутаторов (i+1)-ro блока,с вторым информационным входом третьего коммутатора (i-1)-ro блока, вторые 3 » выходы первого и второго коммутаторов и-го блока соединены соответст» венно с S-входом RS-триггера и третьим входом первого элемента И-НЕ (и+1)-ro разряда распределителя импульсов, единичный выход RS-триггера (n+1)-го разряда распределителя

1149260

25 импульсов соединен с вторым информа. ционным входом третьего коммутатора

n-ro блока коммутации, второй выход третьего коммутатора первого блока коммутации соединен с вторым входом второго элемента И-HE (n+2)-ro разряда распределителя импульсов, выход первого элемента И-НЕ и нулевой выход RS-триггера (и+2)-го разряда распределителя импульсов соединены соответственно с вторыми входами первого и второго коммутаторов первого блока коммутации, выход генератора тактовых импульсов соединен с тактовым входом блока синхронизации, первый и второй выходы которого соединены соответственно с входом синхронизации триггера и с вторыми

К-входами RS-триггеров с первого

Изобретение относится к автоматике и вычислительной технике и может использоваться для построения различных устройств обработки дискретной информации. 5

Известна схема. контроля двух и только двух линий из шести, которая содержит пять логических схем, соединенных последовательно. Каждая схема соединена входами с выкодами 10 предыцущей схемы и входной шиной.

Каждая логическая схема содержит устройство, реагирующее на наличие . двух и только двух входных сигналов на линиях (1j .

Недостатком данной схемы являются ее ограниченные функциональные возможности: она позволяет обнаруживать наличие сигналов на двух линиях из шести, обнаруживать ошибки в ко- 20 дах большей разрядности или кодах с иным весом она не может. Кроме того, схема характеризуется большим объемом оборудования.

Наиболее близким по технической сущности к предлагаемому является устройство для контроля двоичного кода на четность, содержащее элемент ИЛИ, распределитель импульсов, триггер и группу элементов И, первые входы которых соединены с выходапо (n+1)-й разряд распределителя, второй выход блока синхронизации соединен с вторым S-входом (и+2)-го разряда распределителя и входом начальной установки счетчика импульсов по модулю (К+1), единичный выход RS-триггера (п+1)-ro разряда распределителя импульсов соединен с первым информационным входом блока синхронизации, выход элемента ИЛИ соединен со счетным входом счетчика импульсов по модулю (К+ 1), выходы которого, соответствующие весам К и (К+1), соединены соответственно с ииформационным входом триггера и вторым информационным входом блока синхронизации, выход триггера является выходом контроля устройства. ми соответствующих контролируемых разрядов, выходы элементов И соединены со входами элемента ИЛИ, выкод которого соединен со счетным входом триггера, выход которого является выхсд м устройства, выходы распределителя импульсов соединены со вторыми входами соответствующих элементов И группы, первый выход распределителя импульсов соединен с нулевым входом триггера, тактовый вход устройства соединен со входом распределителя $2) .

Однако известное устройство обладает малым быстродействием, поскольку для получения результата требуется (п+1) тактов работы,ималыми функциональными возможностями, так как оно не позволяет обнаруживать ошибки в кодах с постоянным весом.

Целью изобретения является повышение быстродействия устройства.

Указанная цель достигается тем, что в устройство для обнаружения ошибок в параллельном п-разрядном коде с постоянным весом К, содержащее генератор тактовых импульсов, элемент,ИЛИ, триггер и (n+2)-разрядный распределитель импульсов, каждый разряд которого содержит

RS-триггер, два элемента И-HE причем в каждом разряде распределителя, 1149260 импульсов единичный выход RS-триггера соединен с первым входом первого элемента И-НЕ, выход которого соединен с первым вход6м второго элемента И-НЕ, выход второго элемента И-НЕ соединен с первым R-входом RS-триггера, выход первого элемента И-НЕ и нулевой выход RS-триггера (n+1).-ro разряда распределителя. импульсов соединены соответственно с первым S-входом RS-триггера и третьим входом первого элемента

И-НЕ (и+2)-го разряда распределителя импульсов, единичный выход

RS-триггера (п+2)-ro разряда распределителя импульсов соединен со вторым входом второго элемента И-HE (и+1)-ro разряда распределителя, выход генератора тактовых импульсов соединен со вторыми входами первых элементов И-НЕ всех разрядов распределителя импульсов, введены счетчик импульсов по модулю (К+1), блок синхронизации и п блоков коммутации, каждый из которых содержит три коммутатора, причем в каждом i-м блоке коммутации (i=1,п) первый выход первого коммутатора соединен с S-входом

RS-триггера i-го разряда распределителя и i-м входом элемента ИЛИ, вход каждого i-го разряда контролируемого кода устройства соединен с управляющими входами первого, второго и третьего коммутаторов i-го блока коммутации, первые выходы второго и третьего коммутаторов

i-го блока коммутации соединены соответственно с третьим входом первого и вторым входом второго элементов -HE i-го разряда распределителя импульсов, выход первого элемента И-НЕ, нулевой и единичные выходы RS-триггера i-ro разряда распределителя импульсов соединены с первыми информационными входами соответственно первого, второго и третьего коммутаторов i-ro блока коммутации, вторые выходы первого, второго и третьего коммутаторов

i-ro блока коммутации соединены соответственно со вторыми информационными входами первого и второго коммутаторов (i+1)-ro блока коммутации,со вторым информационным входом третьего коммутатора (i-1)-ro блока коммутации, вторые выходы первого и второго коммутаторов п-го блока коммутации соединены,со5

45

50 блоки 7-1 — 7-а коммутации, выход

55 .8 контроля и входы 9 контролнруе15

40 ответственно с S-входом RS-триггера и третьим входом первого элемента

И-НЕ (n+1)-ro разряда распределителя импульсов, единичный выход

RS-триггера (n+1)-ro разряда распределителя импульсов соединен со вторым информационным входом третьего коммутатора n-ro блока коммутации, второй выход третьего коммутатора первого блока коммутации соединен со вторым входом второго элемента И-НЕ (n+2)-го разряда распре,делителя импульсов, выход первого

I элемента И-НЕ и нулевой выход

RS-триггера (п+2)-го разряда распределителя импульсов соединены соответственно со вторыми входами первого и второго коммутаторов первого блока коммутации, выход генератора тактовых импульсов соединен с тактовым входом блока синхронизации, первый и второй выходы которого соединены соответственно со входом синхронизации триггера и со вторыми

R-входами RS-триггеров с первого по (п+1)-й разряд распределителя, второй выход блока синхронизации соединен со вторым S-входом (n+2)-ro разряда распределителя и входом начальной установки счетчика импульсов по модулю (К+1), единичный выкод

RS-триггера (и+1)-го разряда распределителя импульсов соединен с первым информационньв входом блока синхронизации, выход элемента ИЛИ соединен со счетным входом счетчика импульсов по модулю (К+1), выходы которого, соответствующие весам K и (K+1), соединены соответственно с информационным входом триггера и вторым информационным входом блока синхронизации, выход триггера является выходом контроля устройства.

На фиг. 1 дана структурная схема предлагаемого устройства для общего случая; на фиг. 2 к 3 — схемы коммутаторов.

Предлагаемое устройство содержит счетчик 1 импульсов ло модулю (К+1), элемент ИЛИ 2 ° триггер 3, блок 4 синхронизации, генератор 5 тактовых импульсов, разряды 6-1

6-(и+2)распределителя импульсов и мого кода.

Разряд б-.i распределителя импульсов содержит RS-триггер 10, единич1149260 ный выход которого соединен с первым входом элемента И-НЕ 11, выход которого соединен с первым входом элемента И-HE 12, соединенного выходом с первым К-входом RS-триггера

10.

Блок 7-i коммутации содержит три коммутатора 13, 14 и 15, причем первый выход коммутатора 13 и его первый информационный вход соединены соответственно (фиг. 1) с входом

RS-триггера 10 и выходом элемента

И-НЕ 11 разряда 6-i распределителя импульсов, первый выход коммутатора

14, его первый информационный вход соединены соответственно с третьим входом элемента И-HE 11 и инверсным выходом триггера 10 разряда 6-i первый выход и первый информационный вход коммутатора 15 соединены соответственно с вторым входом элемента И-НЕ 12 и прямым выходом триггера 10 разряда 6-1. Управляющие входы коммутаторов 13, 14, 15 блока 6-i соединены с i-й входной шиной х;.

Вторые выходы коммутаторов 13 и

94 и второй информационный вход коммутатора 15 блока 7"i (i=1,2..., п-1) соединены соответственно с первыми информационными входами коммутаторов 13, 14 и вторым выходом коммутатора 15 блока 7-(i+1), а выход блока 7-и — с S-входом триггера 10, третьим входом элемента

И-НЕ 11 и прямым выходом триггера

10 разряда 6-(и+1) распределителя импульсов соответственно. Выход элемента И-НЕ 11, инверсный выход триггера 10 и второй вход элемента

И-НЕ 12 (п+1)-ro разряда 6-(n+i) распределителя импульсов соединены соответственно с первым S-входом триггера 10 вторым входом элемента

И-НЕ 11 и прямым выходом триггера

10 разряда б-(n+2) распределителя импульсов. Выход элемента И-НЕ 19 инверсный выход триггера 90 и второй вход элемента И-НЕ 12 разряда

6-(n+2)распределителя импульсов соединены соответственно, с первым информационным входом коммутатора

13, первым информационным входом коммутатора 14 и вторым выходом коммутатора 15 блока 7-1.

Входы элемента ИЛИ 2 соединены с S-входами триггеров 10 разрядов

6-1 " 6-и распределителя импульсов, соединенными с первыми выходами коммутаторов 13 соответствующих блоков

7-1 — 7-п, а выход — со счетным входом счетчика 1 импульсов по

5 модулю (К+1), вход начальной установки которого соединен с R-входами триггеров 10 разрядов 6-1 — 6-(n+1) распределителя импульсов, вторым

S-входом триггера 10 разряда 6-(и+2) распределителя импульсов и вторым выходом блока 4 синхронизации, первый выход счетчика 1, соответствующий весу К, соединен с информационным входом триггера 3, а второй выход, соответствующий весу (к+ 1) с вторым входом блока 4 синхронизации, тактовый вход которого соединен с вторыми входами элементов И-НЕ

11 разрядов 6-1 — 6-(n+2) распреде20 лителя импульсов и выходом генератора 5 тактовых импульсов, первый вход — с прямым выходом триггера 90 разряда 6-(n+1) распределителя импульсов, а первый выход — с входом

25 синхронизации триггера 3.

Предлагаемое устройство может быть реализовано при любой регулярной реализации распределителя импульсов (разница заключается в требуемом

30 количестве коммутаторов в каждом блоке 7-i) по числу пар входов-выходов переноса в разряде распределителя и.ю ульсов 6-i. Причем с входами каждого коммутатора соединяются одноименные выходы данного и предыдущего (последующего}, если перенос в данный разряд по данному входу происходит иэ последующего разряда распределителя импульсов.

Схемная реализация коммутатора для случая импульсов отрицательной полярности показана на фиг. 2, а для случая импульсов положительной полярности — на фиг. 3.

Счетчик 1 импульсов по модулю (К+ 1) выполняется в виде счетчика на) log (К+2)(разрядов, выходы которого соединены с входами двух элементов И, формирующих на выходах единичный потенциал, когда счетчиком сосчитано К (К+1) импульсов, соединяется прямыми входами с выходами счетчика, вес которых равен весу ненулевых разрядов двоичного представления числа К (К+1), а инверсными входами — с остальными разрядами счетчика. Выход элемента

И, формирующего на выходе единичный

1149260 потенциал, когда счетчиком сосчитано К импульсов, является первым выходом накопителя, а выход другого элемента И вЂ” его вторым выходом.

Блок 4 синхронизации реализует следующие логические функции: на первом выходе (у у у ) ° у

2 «З на втором выходе (у„у у ), у,, где у1,у, — сигнал на первом и втором входах соответственно; у, — сигнал на тактовом входе.

Функционирование устройства для . обнаружения ошибок в параллельном и-разрядном коде с постоянным весом

К происходит следующим образом.

В.исходном состоянии счетчик 1 по модулю (К+ 1), разряды 6 распределителя импульсов и триггер 3 сброшены. При этом в единичном состоянии находится разряд 6-(и+2) распределителя импульсов.

Разряды 6 распределителя импульсов с блоками 7 коммутации и элементом ИЛИ 2 образуют управляемый скани- 5 рующий мультиплексор, который в течение цикла работы формирует на выходе элемента ИЛИ 2 последовательность из m импульсов, где m — число единичных потенциалов на входах устройст- ЗО ва, т.е. преобразует количество единичных потенциалов на входах в унитарный код. Последнее осуществляется следующим образом. Если на входную шину х; подан нулевой потенциал, то блок 7-i коммутации отключает входы — выходы разряда б...i распределителя импульсов и работает в режиме трансляции сигналов, поступающих на входы комму- 4д таторов с выходов блоков 7-(i+1) и 7-(i-1) коммутации на входы блоков 7-(i-1) и 7-(i+1) коммутации соответственно. Если х, = 1, то блок 7-i коммутации подключает 45 входы-выходы разряда 6 распределителя импульсов к входам-выходам коммутаторов блоков 7-(i-1) и 7-(i+1).

В результате все разряды распределителя импульсов, для которых х =0 5О

1 оказываются отключенными и образуется распределитель импульсов только из разрядов, для которых х;=1.

При подаче. тактовых импульсов осуществляется последовательное формирование на выходе элемента ИЛИ

2 импульсов по числу разрядов входного кода, для которых x;= 1. Таким

В первом случае в момент прихода на вход счетчика 1 (К+1)-го импульса единичный потенциал пропадает на его первом выходе и появляется 0 на втором выходе, поступая на вход блока 4 синхронизации. При этом на выходе блока 4 синхронизации, соединенном с входом синхронизации триггера 3, формируется разрешающий потенциал, и в триггер 3 записывается нулевой потенциал с первого выхода счетчика 1 импульсов по модулю (К+!). По окончании тактового импульса разрешающий потенциал на выходе блока 4 синхронизации, соединенном с входом синхронизации триггера 3, пропадает, а на его втором выходе появляется сигнал сброса, поступающий на входы сброса разрядов 6 распределителя импульсов и вход начальной установки счетчика

1 импульсов по модулю (К+ 1), устанавливая их в исходное состояние. После сброса счетчика 1 импульсов единичный потенциал на его втором выходе пропадает и сигнал сброса на втором выходе блока 4 синхронизации оканчивается.

fl

Во втором случае K х; К еди1 ничный потенциал на втором выходе счетчика 1 импульсов по модулю (К+ 1). не появляется. Единичный потенциал поступает на вход блока 4 синхронизации с выхода разряда 6-(и+1) распределителя импульсов после опроса последнего входа x " = 1 в ь момент прихода очередного тактового импульса. При этом в течение длительности тактового импульса происходит запись в триггер 3 потенциала с первого выхода счетчика 1 импульсов по модулю (К+1) (нулевого, если

55 образом исключается опрос входных шин, для которых х;= О, что и обеспечивает повышение быстродействия.

Формируемые на выходе элемента

ИЛИ 2 импульсы считаются счетчиком ! импульсов по модулю (К+1). Функционирование таким образом происходит либо до момента, когда счетчиком 1 будет сосчитан (К+ 1) импульс, о что имеет место при Q х . К, либо

У дб опроса всех входов х;, при и

1 х; ñ К. !

5 1149260

11 3

11 5

11 6

1100001001

0110100111

00 1 1 1 1 1 1 1 1

0000000001

11 6

11 2

Дая рассмотренного примера достигается повышение .быстродействия более в чем в два раза.

Таким образом предлагаемое устройство для обнаружения ошибок обеспечивает повышение быстродействия. и приКх сК

1 и при х К тактов. и и

x;.g К и единичного, если Е х =К), i ъ,1 а по его окончании сброс разрядов 6 распределителя импульсов и начальная установка счетчика 1 импульсов 5

«по модулю (К+ 1). После сброса разря" дов 6 распределителя импульсов единичный потенциал на выходе разряда

6-(и+1) пропадает и сигнал сброса

10 оканчивается.

Цикл работы устройства окончен, в триггер 3 записан результат. Все блоки возвращены в исходное состояние. Со следующего такта начинается новый цикл работы.

Предлагаемое устройство обеспечивает повышение быстродействия.

Цикл работы известного устройства составляет N - =(и+1) такт. Цикл работы предлагаемого устройства составляет и .> х +1 !

К+1

В таблице приведены сравнительные данные числа тактов цикла работы известного и предлагаемого устройств для случая n = 10 и К = 5 для различных входных кодов. Входной ход

Х Х Х Х X X X Х Х Х о

11492бО

Фиг. lСоставитель И. Сигалов

Редактор Н. Егорова Техред Т.Фанта Корректор Н. Король

Заказ 1895/35 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4