Декодер линейных кодов,исправляющий стирания

 

1. ДЕКОДЕР ЛИНЕЙНЫХ КОДОВ, ИСПРАВЛЯЮЩИЙ СТИРАНИЯ, содержащий регистр, регистр стираний, регистр информации, кодер, дополнительный регистр , пять элементов И, три триггера , датчик разрешающего импульса, блок задержки, блок сумглирования по модулю два, выход первого триггера соединен с первым входом первого элемента И, выход которого соединен с входом блока задержки и входом второго триггера, выход которого соединен с первым входом второго элемента И и с входом .датчика разрешающего импульса , выход которого соединен с первьпч входом третьего элемента И, второй вход которого подключен к первому входу четвертого элемента И, второй вход которого соединен с выходом дополнительного регистра, вход которого соединен с выходом второго элемента И, выходы третьего и четвертого элементов И подключены соответственно к первому и второму выходам декодера, вход регистра информации и вход регистра стираний соединены соответственно с первым и вторым .входами декодера, отличающийс я тем, что, с целью.повышения его быстродействия, в Него введены матрица , блок cy 1мaтopoв по модулю два, блок элементов ИЛИ, регистр преобразований , блок двухвходовых сумматоров по модулю два, элемент ИЛИ, шестой элемент И, мультиплексор, генератор проверок, логический блок, причем вход регистра информации соединен с входом кодера, выходы которого соединены с первыми входами мультиплексора , выходы которого соединены с первыми входами матрицы, первые выходы которой соединены с входами блока сумглаторов по модулю два, выходы которого соединены с первыми входами регистра и первыми входами логического блока, первые выходы которого соединены с входами матрицы, вторые выходы которой соединены с входами блока элементов ИЛИ, выходы которого соединены с первыми входами блока двухвходовых сумматоров по модулю два. § и с первыми входами регистра преоб (Л разований , выходы которого соединены с вторыми входами блока двухвходовых сумматоров по модулю два, выходы которого соединены с третьими входами матрицы, а четвертые входы матрицы g соединены с вторыми выходс1ми логического блока, второй вход которого соединен с входом регистра стираний, а третий выход логического блока соединен с вторым входом регистра преобразЪваний , четвертый выход логического блока соединен с входом перво:л :д го триггера, при этом выход регистра информации соединен с первым входом блока суммирования по модулю два, 42 выход которого соединен с вторым входом второго элемента И, второй вход блока суммирования по модулю два соединен с выходом пятого элемента И, первый вход которого и второй вход регистра соединены с выходом регистра стираний, а второй вход пятого элемента И соединен с первым выходом регистра , вторые выходы которого соединены с входами элемента ИЛИ, выход которого соединен с первым входом шестого элемента И, второй вход которого соединен с выходом блока задержки , а выход шестого элемента И

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 3C5D H 0 К 13 32

1 )11„);111 л Я

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCKOMY СВИДЕТЕЛЬСТВУ

13ilS Jfgg,-g;, ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3511113/18-21 (22) 12.11.82 (46) 07.09.84. Бюл. )) 33 (72) П.М.Ивайгер, Г.С.Евсеев и Г.P.Кац (53) 621.394.14(088.8) (56) 1. Колесник В.Д.. )лирончиков Е.T.

Декодирование циклических кодов.)л., "Связь", 1968, с. 105-109.

2. Авторское свидетельство СССР

Р 651479, кл. Н 0 3 К 13/32, 01.04.77. (54 ) (57 ) 1 . .ДЕКОДЕР ЛИНЕЙНЫХ КОДОВ, ИСПРАВЛЯВ1ЦИЙ СТИРАНИЯ, содержащий регистр, регистр стираний, регистр информации, кодер, дополнительный регистр, пять элементов И, три триггера, датчик разрешающего импульса, блок задержки, блок суммирования по модулю два, выход первого триггера соединен с первым входом первого элемента И, выход которого соединен с входо)л блока задержки и входом второго триггера, выход которого соединен с первым входом второго элемента

И и с входом, датчика разрешающего импульса, выход которого соединен с первым входом третьего элемента И, второй вход которого подключен к первому входу четвертого элемента И, второй вход которого соединен с выходом дополнительного регистра, вход которого соединен с выходом второго элемента И, выходы третьего и четвертого элементов И подключены соответственно к первому и второму выходам декодера, вход регистра информации и вход регистра стираний соединены соответственно с первым и вторым .входами декодера, о т л и ч а ю щ и йс я тем, что, с целью, повышения его быстродействия, в Него введены матрица, блок сумматоров по модулю два, блок элементов ИЛИ, регистр преобразований, блок двухвходовых сумматоров по модулю два, элемент ИЛИ, шестой элемент И, мультиплексор, генератор проверок, логический блок, причем вход регистра информации соединен с входом кодера, выходы которого соединены с первыми входами мультиплексора выходы которого соединены с первыми входами матрицы, первые выходы которой соединены с входами блока сумматоров по модулю два, выходы которого соединены с первыми входами регистра и первыми входами логического блока, первые выходы которого соединены с вторыми входами латрицы, вторые выходй которой

:соединены с входами блока элементов ИЛИ, выходы которогб соединены с первыми входами блока двухвходовых сумматоров по модулю два . ф и с первыми входами регистра преобразований, выходы которого соединены с вторыми входами блока двухвходовых сумматоров по модулю цва,выходы которого соединены с третьими входами матрицы, а четвертые входы матрицы Я соединены с вторыми выходами логического блока, второй вход которого соединен с входом регистра стираний, а третий выход логического блока соединен с вторым входомрегистра пре- образований, четвертый выход логичес кого блока соединен с входом первого триггера, при этом выход регистра информации соединен с первым входом блока суммирования по модулю два, выход которого соединен с вторым входом второго элемента И, второй вход блока суммирования по модулю два соединен с выходом пятого элемента И, первый вход которого и второй вход регистра. соединены с выходом регистр стираний, а второй вход пятого элемента И соединен с первым выходом регистра, вторые выходы которого соединены с Входами элемента ИЛИ, выход которого соединен с первым входом шестого элемента И, второй вход которого соединен с выходом блока задержки, а выход шестого элемента И

1112554 соединен с входом третьего триггера, выход которого соединен с вторым входом четвертого элемента И, кроме того, выходы генератора проверок соединены с вторыми входами мультиплексора.

2. Декодер по п. 1, о т л и ч а юшийся тем, что матрица состоит из ячеек, каждая из которых содержит первый и второй элементы И и триггер, 1

Изобретение относится к импульсной технике и может быть использовано в системах передачи информации линейными кодами по каналам со стираниями. 5

Известен декодер линейных кодов, исправляющий стирания, содержащий регистр информации, регистр стираний, сумматор по модулю два, элементы Й, входы которых соединены с выходами регистра стираний, выходы регистра информации соединены с входами сумматора по модулю два С13.

Однако для такого устройства харак-. терно недостаточно высокое быстродействие.

Наиболее близким по технической сущности к изобретению является декодер линейных кодов, исправляющий стирания, содержащий регистр, регистр стираний, регистр информации, кодер, дополнительный регистр, пять элементов И, три триггера, датчик разрешающего импульса, блок задержки, блок суммирования по модулю два выход первого триггера соединен с первым входом первого элемента И, выход которого соединен с входом блока задержки и входом второго триггера, выход которого соединен с первым входом второго элемента И и с входом датчи- 30 ка разрешающего импульса, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с первым входом четвертого элемента И, второй вход 35 которого соединен с выходом дополнительного регистра. вход которого соединен с выходом второго элемента И, выходы третьего и четвертого элементов И подключены соответственно к 40 перво>лу и второ>лу выходам декодера. вход регистра информации и вход регистра стираний соединены соответственно с первым и вторым входами . декодера,"23.

Недостатком известного устройства является низкое быстродействие.

Цель изобретения — повышение быстродействия декодера. выход которого соединен с первыми входами элементов И, вторые входы первого и второго элементов И подключены соответственно к первым и вторым входам матрицы, а выходы элементов И-соответственно к первым и вторым выходам матрицы, при этом первый и второй входы триггера соедийены соответственно с третьими и четвертыми входами матрицы.

Поставленная цель достигается тем; что в декодер линейных кодов. исправляющий стирания, содержащий регистр регистр стираний, регистр инйормации, кодер, дополнительный регистр, пять элементов Ч,три триггера, датчик разрешающего импульса, блок задержки,, блок суммирования по модулю два, 1 выход первого триггера соединен с первым входом первого элемента И, выход которого соединен с входом блока задержки и входом второго триггера, выход которого соединен с первым входом второго элемента И и с входом датчика разрешающего импульса, выход которого соединен с первым входом третьего элемента И, второй вход которого подключен к первому входу четвертого элемента И, второй вход которого соединен с выходом дополнительного регистра, вход которого соединен с выходом второго элемента И, выходы третьего и четвертого элементов И подключены соответственно к первому и второму выходам декодера, вход регистра информации и вход регистра стираний соединены соответственно с первым и вторым входами декодера, введены матрица, блок сумматоров по модулю два, блок элементов

ИЛИ, регистр. преобразований, блок двухвходовых сумматоров по модулю два, элемент ИЛИ, шестой элемент И, мультиплексор, генератор проверок, логический блок, причем вход регистра информации соединен с входом кодера, выходы которого соединены с первыми входами мультиплексора, выходы которого соединены с первыми входами матрицы, первые выходы которой соединеяы с входами блока сумматоров по модулю два, выходы которого соединены с первыми входами регистра и первыми входами логического блока, первые выходы которого соединены с вторыми входами латрицы, вторые выходы которой соединены с входами блока элементов ИЛИ, выходы которого соединены с первыми входами блока двухвходовых сумматоров по модулю

1112554 два и с первыми входами регистра преобразований, выходы которого соединены с вторыми входами блока двухвходовых сумматоров по модулю два, выходы которого соединены с третьими вхо" дами матрицы, а четвертые входы матри цы соединены с вторыми выходами логического блока, второй вход которого соединен с входом регистра стираний, а третий выход логического блока соединен с вторым входом регистра преобразований, четвертый выход логического блока соединен с входом первого триггера, при этом выход регистра информации соединен с первым входом блока суммирования по модулю два, выход которого соединен с вторым входом второго элемента И, второй вход бло*а суммирования по модулю два соединен с выходом пятого элемента И, первый вход которого и второй вход регистра соединены с выходом регистра стираний, а второй вход пятого элемента И соединен с первым выходом регистра, вторые выходы которого соединены с входами элемента ИЛИ, выход которого соединен с первым входом шестого элемента

И, второй вход которого соединен с выходом блока задержки, а выход шестого элемента И соединен с входом третьего триггера, выход которого соединен с вторым входом четвертого элемента И, кроме того, выходы генератора проверок соединены с вторыми входами мультиплексора.

Лри этом матрица состоит из ячеек, каждая иэ которых содержит первый и второй элементы И и триггер, выход которого соединен с первыми входами элементов И, вторые входы .первого и второго элементов И подключены соответственно к первым и вторым входам матрицы, а выходы элементов И вЂ” соответственно к первым и вторым выходам матрицы, при этом .первый и второй входы триггера сое динены соответственно с третьими и четвертыми входами матрицы.

На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг.

2 — блок-схема ячейки матрицы, на фиг. 3 — временные диаграммы, поясняющие принцип работы декодера.

Устройство содержит регистр 1, регистр 2 стираний, регистр 3 информации. кодер 4. дополнительный регистр 5. пять элементов И 6-10, триггеры 11-13, датчик 14 раэрешающе

-го импульса, блок 15 задержки, блок

16 суммирования по модулю "2", матрицу 17, состоящую из ячеек 18, блок

19 сумматоров по модулю "2", блок

20 элементов ИЛИ, регистр 21 преобразований, блок 22 двухвходовых сумматоров по модулю "2", элемент

ИЛИ 23, шестой элемент И 24, мультиплексор 25, генератор 26 проверок, логический блок 27, первый 28 и второй 29 выходы декодера, первый 30 и второй 31 его входы, каждая ячейка 18 матрицы 17 состоит из элементов И

5 32 и 33 и триггера 34.

Входной сигнал поступает на регистр 3 информации и на кодер 4, выходы которого через мультиплексор

fP 25 соединены с первыми входами матри.цы 17. Другие входы мультиплексора 25 соединены с выходами генератора 26

-проверок, а первые выходы матрицы

17 - с входами блока 19 сумматоров по

)5 модулю два, выходы которого соединены с входами регистра 1 и входами логического блока 27. первые и вторые выходы которого соединены с вторыми и третьими входами матрицы 17, вторые выходы которой подключены к входам блока 20 элементов ИЛИ, выходы которого соединены с первыми входами блока 22 двухвходовых сумматоров по модулю два, а также с первыми входами регистра 21 преобразований, выходы которого соединены с вторыми входами блока 22 двухвходовых сумматоров по модулю два, выходы которого соединены с четвертыми входами матрицы 17; третий выход логического блока 27 подключен к второму входу регистра 21 преобразований, четвертый выход блока 27 через первый триггер 11 и первый элемент И 6 подключен к входам блока 15 задержки и

35 второго триггера 12, выход которого соединен с датчиком 14 разрешающего импульса и первым входом второго элемента И 7, выход которого соединен с входом дополнительного регистра 5, 4О выход которого соединен с первым входом четвертого элемента И 9, второй вход которого подключен к выходу третьего триггера 13 и второму входу третьего элемента И 8 первый вход

45 которого соединен с выходом датчика

14 разрешающего импульса, а выход— с первым выходом 28. вход триггера

13 соединен с выходом шестого элемента И 24. первый вход которого соединен с выходом блока 15 задержки, а второй вход — с выходом элемента ИЛИ

23, входы которого соединены с выходами регистра 1, другой выход которого соединен с первым входом пятого элемента И 10, выход которого сое55 динен с первым входом блока 16 суммирования по модулю два, выход которого соединен с вторым входом. второго элемента И 7, а другой вход блока 16 суммирования по модулю два

60 соединен с выходом регистра 3 информации, выход регистра 2 стираний соединен с входом регистра 1 и вторым входом пятого элемента И 10, а вход регистра 2 стираний — с входом логического блока 27.

1112554

Сущность изобретения заключается в последовательном, одновременно со скоростью поступления входной информации, решении линейных уравнений путем нахождения обратной матрицы

I Hс(5

S = (1 Я 11E где IIHII — матрица, образованная из матрицы проверок методом,10 указанным ниже, E — вектор ошибок на стертых позициях, S — вектор синдрома ошибок.

Покажем, что решение данного урав- 5 нения исправляет стирания. Действительно, известно, что если имеется входной вектор b и проверочная матрица IIHII, для линейных кодов вектор синдро>ла S = ь (Н! = E 5 Н II знак

Т вЂ” транспонирование матрицы. Так как20 предлагаемый декодер исправляет только стирания, ошибка возможна только на тех позициях (разрядах) входного слова, где происходит стирание.

Следовательно, можно записать

2ъ

ht Л111 h4е м Ь

+ Мг hit

S = Е il Н Ц

35

Ес

Ii III ° h

Информация, записанная в 1 строке матрицы 17 111(, через блок 20 элементов ИЛИ поступает на входы регистра 21 преобразований и по заднему фронту сигналов (а,q поступление импульса записи Сг иэ логического блока 27 на тактовый вход) записывается в регистр 21 преобразований. где II H II — матрица, получающаяся из матрицы IH I выбором тех столбцов, номера которых совпадают с номером того разряда входного слова, где происходит стирание.

Из последнего выражения следует

Устройство работает следующим образом.

В исходном состоянии в ячейках

18 матрицы 17 (обозначаемой в дальнейшем ЛЛ), соответствующих главной диагонали, записаны "1", а в остальных ячейках 18 — "0"; в триггерах 13 4> и 11 — "1", а в триггере 12 — "0".

Принятое входное слово, в котором символы, соответствующие стертым позициям, заменены на "0", последовательно записывается в регистр 3 информации и одновременно поступает на кодер 4, на выход которого после приема выдается вектор синдрома ошибок S (при отсутствии ошибок вектор синдрома равен нули).

Вектор стираний С, в котором "1" расположены на позициях, соответствующих стираниям, а на остальных позициях — "0", записывается в регистр

2 стираний и одновременно поступает в логический блок 27. В генераторе 60

26 проверок последовательно формируются и векторов-столбцов проверочной ллатрицы IIHII (очередной векторстолбец соответствует номеру позиции во входном кодовом слове >. Во 65 время приема входного кодового слова мультиплексор 25 обеспечивает соединение выхода генератора 2б проверок с входами ячеек 18 матрицы 17, а после приема входного слова на вход матрицы 17 поступает синдром с выхода кодера 4. Вектор-столбец проверочной матрицы Ш(параллельно поступает на все строки матрицы 17 (на вторые входЫ первого элемента И 32 ячейки 18 матрицы 17) и логически перемножается с векторами-строками.

Сигналы с выходов первого элемента И

32 ячеек матрицы 17 с каждой строки поступают на вход блока 19 сумматоров по модулю два. Следовательно, на выходе блока 19 получается преобразованный вектор-столбец, который поступает в логический блок 27. Таким образом, производится умножение век-. тор-столбца Г проверочной матрицы (Н((справа на матрицу И

III4Il.%,.= h, .

Л). = М ц ° hi4 .6 Мп h(>+ ... + Млу. hl> ь — M„, hi„® М, Ь ° + ... + М . hi

Пока в принятом кодовом слове отсутствуют стирания, в матрице IIMII записана единичная матрица ll1II и, следовательно, при умножении на единичнуи матрицу вектор-столбца последний не изменяется, т.е.

При поступлении стертой позиции во входном слове (в векторе стираний с на данной позиции присутствует "I") подается сигнал (ад на второй вход второго элемента И 33 тех ячеек 18 матрицы 17 INI, номера.. строк которых совпадают с порядковым номером стирания, на врелля, равное половине первого периода поступления позиций входного слова, т.е. определяется длительностью тактовых импульсов Т логического блока 27 (фиг.

31 .

Сигналы (а.) имеют вид а; =,nq< VC,л(q.л11, л Й,n ...л И 1-, л 8 11V

vg(n 1 ; А... А 11(< и ; ."v ф л 41и «1д

1112554

В логическом блок» 27 производитг.я анализ преобразованного векторастолбца Г на равенство "1" содержимого,j ячейки матрицы, т.е. элемента вектор-столбца h,, номер которого равен порядковому номеру стирания.

При равенстве "I" в конце периода позиции со стиранием по заднему фронту г на тактовые входы триггеров.

34 элементов матрицы 17 М)тех строчек, номера которых соответствуют номерам элементов преобразованного вектора-столбца h содержащих

"1" за исключением строчки с номером j) подаются из логического блока 27 перепады напряжений — сигналы

=+5n (+ln+v4 п (Ь | М ЯД, где ct=(q,nkvd„nN,ч...ч q;nh,v...и,,A6,,) После приема всего входного слова в матрице 17 < Mi записана матрица, обратная матрице II H li

M ll =- II Hell

Если при приеме входного слова оказывается, что число стираний больше r, или при анализе какоголибо преобразованного вектора-столб10 ца г . у которого содержимое элемента с номером,j равно "0", не найдется в вектор-столбце h! „ содержащего "1", элемента с номером,) ), т.е. обратная матрица 1Н,(не сущест)5 вует, данная комбинация стираний исправлена быть не может и логический блок вырабатывает сигнал "Отказ от декодирования по стираниям" (q,чс .nb „n4j n...лй,ч,лб,...лЪ, чс nfzÄÄ) устанавливающий первый триггер 11 в состояние "0". Вектор синдрома ошибок S после приема входного кодового слова, пройдя с выхода кодера 4 через мультиплексор 25, умножается спРава на Ma pHI1y IM I и преобразованный вектор синдрома ошибок с выхода блока 19 сумматоров записывается в регистр 1 обеспечивающие суммирование по модулю два содержимого этих строчек с содержимым регистра 21 преобразований.

Это связано с тем, что информация с выхода регистра 21 преобразований, пройдя без изменения через блок 22 двухвходовых суглглаторов по модулю два, на вторые входы которых поданы

"0", подается на первые входы триггеров 34 ячеек 18 матрицы 17 .гл1.

Суммирование по модулю два обеспечивается использованием 7К -триггеров в качестве триггеров 34 ячеек 18 матрицы 17 II«.I.

При равенстве "0" J-ro элемента вектора-столбца h,. в логическом блоке 27 отыскивается с помощью сигналов ) элемент преобразованного вектор-столбца Г,, номер которого является бли::айшим большим,), с содержимым "1". При этом подается сигнал на второй вход вторых элементов

И 33 ячеек 18 матрицы 17 IMI на время, равное второй половине периода поступления позиции входного слова со стиранием (а,) . Информация, записанная в строке,j матрицы 17 1 И г, через блок 20 элементов

ИЛИ поступает на первые входы блока 22 двухвходовых сумматоров по модулю "2". Сигналы с выходов блока 22 двухвходовых сумматоров по модулю "2" поступают на первые входы триггеров 34 ячеек 18 матрицы

17. В конце периода позиции со стиранием, по заднему фронту) на тактовые входы триггеров 34 ячеек 18 матрицы 17 тех строчек, номера которых соответствуют номерам элементов преобразованного вектор-столбца h . содержащих "1", и строчке с номером, подаются из логического блока 27 перепады напряжений (), обеспечивающие суммирование по модулю два содержимого этих строчек с информацией на выходе блока 22 двухвходовых сумматоров по модулю два.

-1

Е = II МI(г = llН,ll ° Я.

Исправленное слово с выхода блока 16 суммирования по глодулю два записывается в дополнительный регистр 5, если на вход элемента И 7 подается "1" с выхода триггера 12.

Если за время приема входного слова не образовывается сигнал "Отказ от декодирования по стираниям" и

60 триггер 11 остается в состоянии "1", управляющий сигнал проходит через элемент И 6, устанавливает триггер

12 в состояние "1", при этом происходит запись исправленного слова в дополнительный регистр 5 и одновре

В преобразованном векторе синдрома ошибок "0" соответствует правильной замене позиции со стиранием во входном слове, а "1" — ошибочной, Далее производится и последовательных сдвигов содержимого регистра 3 информации и регистра 2 стираний. Содержимое регистра 1 преобразованного вектора синдрома ошибок сдвигает40 ся только при наличии "I" на выходе

Регистра 2 стираний, поступающей на управляющий вход регистра 1. Исправление ошибочной замены позиций со стиранием во входном слове осуществля45 ется в блоке 16 суммирования по модулю два, на один вход которого поступает последовательно информация из регистра 3, а на второй — информация из регистра 1, стробируемая на элементе И 10 сигналами из регистра 2 стираний.

1112554

10 менно запускается датчик 14 разрешающего импульса, а также сигнал с выхода элемента И б поступает на блок 15 задержки.

После записи всего слова в дополнительный регистр 5 в регистре 1 5 преобразованного вектора сидрома должны быть записаны все нули, если в принятом слове нет обнаруживаемых кодом ошибок, приводящих к переходу элементов входного слова из "1" в 10

"0" или из "0" .в "1". Наличие хотя бы одной единицы в регистре 1 говоPHT об обнаружении ошибки и Об отказе от декодирования. В этом случае будет "1" на выходе элемента ИЛИ 23.

Этот сигнал разрешает задержанному

l в блоке 15 задержки сигналу с выхода элемента И б установить триггер 13 в нулевое состояние. Следовательно исправленное слово из дополнительно- 20 го регистра 5 и импульс разрешения с датчика 14 разрешающего импульса через элементы И 9 и И 8 не проходят на выходы 29 и 28 соответственно.

Если при декодировании нет сигнала "Отказа от декодирования по стираниям" и нет обнаруживаемой ошибки во входном слове, исправленное слово из дополнительного регистра 5 и импульс разрешения с датчика 14 разрешающего импульса через элемент 9 и 8 И проходят на выходы 29 и 28 соответственно.

Таким образом, введение матрицы, блока сумматоров по модулю два, бло-. ка элементов ИЛИ, регистра преобразований, блока двухвходовых сумматоров по модулю два, элементов ИЛИ и

И, мультиплексора, генератора проверок и логического блока позволяет . повысить быстродействие предлагаемого устройства, особенно для кодов, имеющих большую длину информационных символов.

111г554

Cmup. с> сз

Мс!

9i >2 фиг. У

Составитель С.Кривуценко

Редактор С.Саенко Техред О.Неце Корректор Е.Сирохман

Закаэ б467/43 Тираж 8б1 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35 4/5

Филиал ППП"Патент", г. Ужгород, ул. Проектная, 4