Устройство для обработки данных

Авторы патента:

G06F15/16 - сочетание двух или более вычислительных машин, каждая из которых снабжена по меньшей мере арифметическим устройством, программным устройством и регистром, например для одновременной обработки нескольких программ (схемы интерфейсов для специализированных устройств ввода-вывода G06F 3/00; мультипрограммное оборудование G06F 9/46; передача цифровых данных вообще H04L, например, в компьютерных сетях H04L 12/00; выборка данных H04Q)

УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ДАННЫХ, содержащее блок переключате лей, N блоков оперативной памяти и М процессоров, каждый из которых вк чает операционный блок, генератор синхроимпульсов, регистр адреса мик рокоманды, регистр микрокоманды, дешифратор микрокоманды, блок памяти микропрограмм и регистр адреса, синхровход, информационный вход и выход которого соединены соответственно с выходом дешифратора микроко манды и первым информационным выход операционного блока того же процессора и адресными входами блоков опе ративной памяти, входы разрешения о ращения которых подключены к соответствующим выходам блока переключа телей, выход команды, второй информ ционный выход, информационный вход вход кода операции операционного блока каждого процессора соединены соответственно с первым информацион ным входом регистра адреса микрокоманды того же процессора, информаци онными входами и информационными вы ходами блоков оперативной памяти и выходом дешифратора микрокоманды того же процессора, выход регистра адреса микрокоманды каждого процессора подключен , к первому адресному входу блока памяти микропрограмм того же процессора, вход, первый и второй выходы регистра микрокоманды каждого процессора соединены соответственно с выходом блока памяти микропрограмм , входом дешифратора микрокоманды и вторым информационным входом регистра адреса микрокоманды того же процессора, а вход генератора синхроимпульсов каждого процессора подключен к синхровходу устройства, отличающееся тем, что, с целью уменьшения объема оборудования , оно содержит блок общей памяти микропрограмм, а в каждый процессор дополнительно введены счетчик адреса, схема сравнения и регистр адреса об-, щей памяти микропрограмм, синхровход , .информационный вход и выход которого соединены соответственно с выходом генератора синхроимпульсов и выходом команды операционного блока того же процессора и адресным входом блока общей памяти микропрограмм , выход которого подключен к входам разрешения обращения блоков памяти микропрограмм всех процессо-г ров, вход и выход счетчика адреса каждого процессора соединены соответственно с выходом генератора синхроимпульсов и вторым адресным входом блока памяти микропрограмм того же процессора, а первый и второй входы и выход схемы сравнения калщого процессора подключены соответственно к выходу регистра адреса

СОВХОЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

4(sl) G Об F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTMA (21) 3443698/24-24 (22) 28.05.82 (46) 15.05.85. Бюл. N - 18 (72) А.К. Голован, В.Н. Заблоцкий и А.Л. Радкевич (53) 681.325(088.8) (56) Патент США У 4073005, кл. 364-200, опублик. 1978.

Патент Великобритании и 1466488, кл. G 4 А, опублик. 1976.

Авторское свидетельство СССР

Ф 849222, кл. G 06 Г 15/16, 1981. (54)(57) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ

ДАННЫХ, содержащее блок переключателей, N блоков оперативной памяти и

И процессоров, каждый из которых включает операционный блок, генератор синхроимпульсов, регистр адреса микрокоманды, регистр микрокоманды, дешифратор микрокоманды, блок памяти микропрограмм и регистр адреса, синхровход, информационный вход и выход которого соединены соответственно с выходом дешифратора микрокоманды и первым информационным выходом операционного блока того же процессора и адресными входами блоков оперативной памяти, входы разрешения обращения которых подключены к соответствующим выходам блока переключателей, выход команды, второй информационный выход, информационный вход и вход кода операции операционного блока каждого процессора соединены соответственно с первым информационным входом регистра адреса микрокоманды того же процессора, информационными входами и информационными выходами блоков оперативной памяти и

„„SU„„1156086 А выходом дешифратора микрокоманды того же процессора, выход регистра адреса микрокоманды каждого процессора подключен, к первому адресному входу блока памяти микропрограмм того же процессора, вход, первый и второй выходы регистра микрокоманды каждого процессора соединены соответственно с выходом блока памяти микропрограмм, входом дешифратора микрокоманды и вторым информационным входом регистра адреса микрокоманды того же процессора, а вход генератора синхроимпульсов каждого процессора подключен к синхровходу устройства, о т л и ч а ю щ е е с я тем, что, с целью уменьшения объема оборудования, оно содержит блок общей памяти микропрограмм, а в каждый процессор дополнительно введены счетчик адреса, схема сравнения и регистр адреса общей памяти микропрограмм, синхровход, .информационный вход и выход которого соединены соответственно с выходом генератора синхроимпульсов и выходом команды операционного блока того же процессора и адресным входом блока общей памяти микропрограмм, выход которого подключен к входам разрешения обращения блоков памяти микропрограмм всех процессо-. ров, вход и выход счетчика адреса каждого процессора соединены соответственно с выходом генератора синхроимпульсов и вторым адресным входом блока памяти микропрограмм того же процессора, а первый и второй вхо. ды и выход схемы сравнения каждого процессора подключены соответственно к выходу регистра адреса

1156086

Фиг. 4

1156086

N- И роцесC0PQ

П имечаное: + Выборка фрагмента микропрограммь! из одце и

fl6tHNnll микролрогуаим f//; Выборка микрокоманд и йока 10 4 6ыпоянение

Фиг.b

Составитель Г, Виталиев

Корректор М. Демчик

Редактор Л. Алексеенко Техред Т.фанта

Заказ 3148/47 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. /

4/5 филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

SU 1156087А

Batch : N0034912

Date : 03/01/2001

Number of pages : 6

Previous document : SU 1156086А

Next document : SU 1156088A

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4(1) G 06 F 15/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3466791/24-24 (22) 07.07.82 (46) 15.05.85. Бюл. В 18 (72) И.Я. Денищенко,, Е.М. Ерзаков. и В.И. Головин (53) 681.32(088,8) (56) Малые ЭВМ и их применение.

M. "Статистика", 1980, с. 77-95.

Патент CLIA Р 3.921.149, кл. G 06 F 15/16, опублик. 1975. (54)(57) 1 ° УСТРОЙСТВО ОБРАБОТКИ ДИСКРЕТНОЙ ИНФОРМАЦИИ, содержащее. три процессора и N мажоритарных элементов, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности связи с абонентом, оно содержит четыре магистральных усилителя, элемент НЕ, блок контроля и блок синхронизации, причем информационные входы вЂ выхо четырех магистральных усилителей подключены соответственно к информационным входам-выходам трех процессоров и устройства,информационные входы первого, второго и третьего магистральных: усилителей подключены к выходу четвертого магистрального усилителя, а » -е разряды информационных выходов »-го магистрального усилителя (1=1-М, » вЂ” разрядность информации, »=1-3) подключены к » -м входам » --го мажоритарного элемента, выходы N мажоритарных элементов объединены и подключены к информационному входу четвертого магистрального усилителя, группы управляющих выходов трех процессоров подключены соответственно к трем группам входом блока синхронизации, группа выходов которого подключена к группе управляющих выходов устройства, первый выход блока синхронизации подключен к первому управляющему входу четвертого магистрального усилителя, второй управляющий вход которого соединен с вторым выходом блока синхронизации, с выходом элемента НЕ и с первыми управляющими входами первого, второго и третьего магистральных усилителей, вторые управляющие входы которых подключены к выходу элемента НЕ, информационные выходы первого, второго и третьего магистральных усилителей подключены соответственно к первому, второму и третьему входам блока контроля, первый, второй, третий выходы которого подключены соответственно к входам количества сбоев трех процессоров, четвертый выход блока контроля подключен к первому входу блока синхронизации, второй вход которого соединен с входом конца обмена устройства, причем блок контроля содержит группу дешнфраторов, три элемента ИЛИ, элемент НЕ, три счетчика и мажоритарный элемент, при этом » -й разряд 1 -ro входа блока контроля подключен к j -му входу < -ro дешифратора группы, -е выходы дешифраторов группы объединены и подключены к входам ) --ro элемента ИЛИ, выход кото- рого подключен к 1 -му входу мажоритарного элемента и к счетному входу го счетчика, выход которого подклю° чен к j-му выходу блока контроля, выход мажоритарного элемента через элемент НЕ подключен к четвертому вы ходу блока контроля. по клю1156087

2. Устройство по п. 1 о т л ивЂ”

1156087 вхо ов 2=1-К =1-3) бл г ucrnpa sb ь ген!

1156087

3=1

J=2

ВНИИПИ Заказ 3148/47

Тираж 7 10 Подписное

Филиал ППП "Патент", r.Óÿòîðoä, ул.Проектная, 4

Коммутатор для многопроцессорной системы в поле галуа @ (2 @ ) // 1057951

Оптико-электронное устройство хранения и отображения информации // 1048491

Устройство для контроля двухпроцессорной системы // 1013962

Многоуровневое устройство для коммутации процессоров в многопроцессорной вычислительной системе // 983714

Устройство для распределения задач между процессорами // 982005

Устройство для ввода информации // 980100

Устройство для распределения заданий процессорам // 966697

Устройство для распределения заданий процессорам // 964643

Многопроцессорная вычислительная система // 962965

Вычислительное устройство с чередующимся обслуживанием нескольких командных потоков // 2101759

Изобретение относится к вычислительной технике и может быть использовано в электронной цифровой вычислительной машине

Ассоциативный коммутатор // 2101760

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для связи процессоров с внешними устройствами, между процессорами, а также между процессорами и запоминающими устройствами

Управляемая от эвм телекоммуникационная установка // 2106008

Система передачи стоимости // 2108620

Изобретение относится к системам передачи стоимости товара при безналичных операциях

Отказоустойчивая вычислительная система и способ ее формирования // 2108621

Изобретение относится к области операционной системы мультипроцессорных отказоустойчивых вычислительных систем

Многоканальное устройство для сопряжения вычислительных машин // 2109334

Изобретение относится к области цифровой вычислительной техники и может быть использовано при организации многомашинных комплексов и многопроцессорных систем

Параллельный процессор с перепрограммируемой структурой // 2110088

Изобретение относится к области вычислительной техники и предназначено для создания высокоскоростных систем обработки больших потоков данных в реальном режиме времени

Вычислительная система // 2110089

Изобретение относится к области вычислительной технике и может быть использовано в цифровых вычислительных комплексах высокой производительности

Модуль матричного коммутатора // 2110831

Изобретение относится к вычислительной технике и может быть использовано при построении средств коммутации мультипроцессорных систем, абонентских систем связи с децентрализованным управлением, коммутационных средств параллельного обмена информацией в измерительных системах

Система связи // 2110839

Изобретение относится к вычислительной технике и предназначено для образования коммуникационной линии связи между двумя устройствами