Вычислительное устройство

 

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее матрицу вычислительных ячеек размерности N N , где N разрядность операторов, причем каждая вычислительная ячейка матрицы содержит одноразрядный сумматор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к первому входу одноразрядного сумматора, первый вход элемента ИСЮШЧАЮЦЕЕ ИЛИ п -и вычислительной ячейки (,3,...,N) каждой строки матрицы подключен к : первому входу элемента ИСКЛЮЧАКЙЦЕЕ ИЛИ ()й вычислительной ячейки этой же строки матрицы, второй вход элемента ИСКЛЮЧАЩЕЕ ИЛИ П -и вычислительной ячейки (,3,...,W) кажг дого столбца матрицы подключен к второму выходу элемента ИСЮЛОЧАЮЩЕЕ ИЛИ (п-1)-й ячейки этого же столбца матрицы, вход переноса сумматора К-й вычислительной ячейки (,2,..., N-1) каждой строки матрицы подключен к выходу переноса сумматора (К+1)-й вычислительной ячейки этой же строки матрицы, второй вход сумматора каждой вычислительной ячейки h-й строки (,3,. .. ,N) .и (-го столбца матрицы (,,2, ... ,Н-1) подключен к выходу суммы вычислительной ячейки сумматора соответственно предь|дущей строки и последующего столбца матрицы, второй вход э,лемента ИСКЛЮЧАЮЩЕЕ ИЛИ .К-и вычислительной .ячейки (,2,...,N) первой строки матрицы подключен соответственно к К му входу первой группы старших разрядных входов устройства, выходы суммы сумматоров вычислительных ячеек последними строки матрицы подключены соответственно к младшим разрядным выходам устройства, отличающееся тем, -что, с целью расширения его функциональных возможностей за счет выполнения операций деСО ления и умножения в дополнительных кодах, в устройство введены две группы из N коммутаторов каждая, первая группа из (N+1)-го и вторая ,группа из (N-I)-TO элементов ИСКЛЮЧАМЦЕЕ ШШ, группа из N элементов НЕ, элемент ИЛИ, элемент И, .элемент НЕ, узел коррекции, состоящий из N Oi одноразрядных сумматоров, N элемен4ik тов И и (N+1)-ro коммутатора, и фора мирователь кода дополнения, состоя;о .щий из N элементов НЕ и одноразрядных сумматоров, причем первые входы i сумматоров формирователя кода дополнения подключены к шине логического нуля устройства, а вторые входы сумматоров подключены соответственно к выходам элементов НЕ формирователя кода дополнения, входы которых подключены соответственно к первой группе старших разрядных входов устройства, вход переноса сумматора младшего разряда формирователя кода дополнения подключен к шине логичес

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 4(З1) G Об F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ .

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3441540/18-24 (22) 21.05.82 (46) 30.06.85. Бюл. В 24 (72) C.À.Âîëîùåíêî, О.Н.Паулин, В.Р.Нечаев и В.А.Махов (53) 681.325 (088.8) (56) 1. Карцев М.А., Брик В.А.

Вычислительные системы и синхрон-, ная арифметика. М., "Радио и связь",, 1981, с. 238, рис. 5.4. 1 (прототип). (547 (57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее матрицу вычислительных ячеек размерности N М, где N разрядность операторов, причем каждая вычислительная ячейка матрицы содержит одноразрядный сумматор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к первому входу одноразрядного сумматора, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и -й вычислительной ячейки (п=2,3,...,N) каждой строки матрицы подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ (11-1)-й вычислительной ячейки этой же строки матрицы, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ П -й вычислительной ячейки (п=2,3 hl) каж.— дого столбца матрицы подключен к второму выходу элемента ИСКЛЮЧАЮЩЕЕ .

ИЛИ (11-1)-й ячейки этого же столбца матрицы, вход переноса сумматора

K-й вычислительной ячейки (К=1,2,..., К-1) каждой строки матрицы подключен к выходу переноса сумматора (К+1)-й вычислительной ячейки этой же строки матрицы, второй вход сумматора каждой вычислительной ячейки

h-й строки l,п=2,3,...,g).и К -rо столбца матрицы (К=1.,2,...,N-1) подключен к выходу суммы вычислительной ячейки сумматора соответственно предыдущей строки и последующего столбца матрицы, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИМ -й вычислительной .ячейки (К=1,2,...,К) первой строки матрицы подключен соответственно к К -му входу первой группы старших разрядных входов устройства, выходы суммы сумматоров вычислительных яче ек последней строки матрицы подключены соответственно к младшим разрядным выходам устройства, о т л и ч аю щ е е с я тем, что, с целью расширения его функциональных возможностей за счет выполнения операций деления и умножения в дополнительных кодах, в устройство введены две группы из 1 коммутаторов каждая, первая группа из (+1)-го и вторая ,группа из (Я-1)-ro элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группа из Й элементов

НЕ, элемент ИЛИ, элемент И, элемент

НЕ, узел коррекции, состоящий из 11 одноразрядных сумматоров, М элементов И и (И+1)-го коммутатора, и формирователь кода дополнения, состоя.щий из М элементов НЕ и одноразрядных сумматоров, причем первые входы. сумматоров формирователя кода дополнения подключены к шине логического нуля устройства, а вторые входы сумматоров подключены соответственно к выходам элементов НЕ формирователя кода дополнения, входы которых подключены соответственно к первой группе старших разрядных входов устройства, вход переноса сумматора младшего разряда формирователя кода дополнения подключен к шине логичес1!б4697 кой единицы устройства, вход переноса rl --го сумматора формирователя кода дополнения подключен к выходу переноса (1 +1)-ro сумматора, выход переноса первого сумматора формирователя кода дополнения подключен к первому входу элемента HJIH устройства,. выходы суммы сумматоров формирователя кода дополнения подключены соответственно к первым входам коммутаторов первой группы, вторые входь1 которых подключены соответственно

Ъ к первой группе младших разрядных входов устройства, управляющий вход режима работы которого подключен к третьим входам коммутаторов первой группы, к первым входам коммутаторов второй группы, к первым входам коммутаторов и. элементов И узла коррек-. ции, к первому входу элемента И устройства, второй вход которого подключен к старшему разрядному входу первых входов устроиства и первому входу первого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ первой группы, второй вход которого подключен .к выходу первого элемента НЕ группы элементов НЕ, входы которых подключены соответственно к вторым разрядным входам устройства, старший из второй группы разрядных входов которого подключен к второму входу первого коммутатора. второй группы коммутаторов, третий вход которого подключен к выходу первого элемента . ИСКЛЮЧАЮЩЕЕ ИЛИ гервой группы, выход элемента И устройства подключен к первым входам элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ второй группы, вторые входы кото" рых подключены соответственно к 11-му входу (tl=2 З,...,М) вторых разрядных входов устройства, выход K -ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы подключен к второму входу сумматора K -й вычислительной ячейки (К=1,2,...,Й-1) первой строки матри цы, выход k --го коммутатора (К=1, 2,...,N) первой группы подключен к второму входу сумматора k -й вычислительной ячейки (4=1,2,...,8) последнего столбца матрицы, выход k-го коммутатора второй группы подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ k -й вычислительной ячейки

0(=1,2,...,Й ) первого столбца матрицы, выход переноса сумматора 1 -й вычислительной ячейки (k=1,2,...,É) первого столбца матрицы подключен соответственно к первому входу

h-ro элемента (п=2,3,...,8+1) ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, второй вход .которого подключен соответственно к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ И -й вычислительной ячейки первого столбца матрицы, выход й-го элемента (й=2,3,...,N) ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы подключен к третьему входу соответственно и -ro коммутатора (n=2,3,...,М) второй группы и второму входу A -ro коммутатора (Л=2,3,...,N) узла коррекции, третьи входы коммутаторов которого подключены соответственно к выходам суммы сумматоров K -й вычислительной ячейки (K=1,2,..., 1 — 1) первого столбца матрицы, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

М-й вычислительной ячейки первого столбца матрицы подключен к второму входу элемента ИЛИ, выход которого подключен к второму входу (В+ 1)-ro коммутатора узла коррекции, третий вход которого подключен .к выходу (N+1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, выход первого.элемента ИСКЛЮЧАЮЩЕЕ ИЛИ которой подключен к второму входу первого коммутатора узла коррекции и входу элемента

НЕ, выход которого подключен к третьему входу первого коммутатора узла коррекции, выход (8+1)-ro ком:мутатора которого подключен к входу переноса И -го одноразрядного сумматора узла коррекции, второй вход

К-го элемента И (=1,2,...,Й) которого подключен соответственно к выходу переноса сумматора Х -й вычислительной ячейки (K=1,2,...,4) первого столбца матрицы, выходы элементов И узла коррекции подключены соответственно к первым входам сумматоров узла коррекции, вторые входы которых подключены. соответственно к .выходу K -ro коммутатора (k=1 2,...,К) узла коррекции, вход переноса l(-ro сумматора которого (K=1>2, ..,Й -1) подключен соответственно к выходу переноса )I -го сумматора (п=2,3,...,N), выход k --го сумматора (К=1,2,...,N) узла коррекции подключен соответственно к

k-му выходу старших разрядных выходов устройства.

))64697

Изобретение относится к вычисли- ."". тельной технике и может быть использовано в специализированных вычислительных устройствах и ЭВМ для однотактного выполнения операций де- 5 ления и умножения над целыми и дробными двоичными числами, представленных в дополнительных кодах.

Известно вычислительное устройство для деления, содержащее матрицу. вычислительных ячеек из К строк и Й столбцов (где М вЂ” разрядность операндов) и реализующее алгоритмы деления по методу без восстановления остатка, причем каждая ячейка включает элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и одноразрядный сумматор (11.

Недостаток известного устройства заключается в отсутствии возможности выполнения операции умножения и 20 ограниченности функциональных возможностей эа счет выполнения деления . лишь в прямых кодах.

Целью изобретения является расши-, рение функциональных возможностей устройства за счет выполнения на нем операций деления и умножения в дополнительных кодах.

Ноставленная цель достигается тем что в вычислительное устройство,ЗО содержащее матрицу вычислительных ячеек размерности Я К, где М вЂ” раз.рядность .операторов, причем каждая вычислительная ячейка матрицы содержит одноразрядный сумматор и 35 элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход кото-: рого подключен к первому входу одноразрядного сумматора, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ П -й вычислительной ячейки (=2,3,..., К) каждой 4О строки матрицы подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (tl-t) вычислительной ячейки этой же строки матрицы, второй вход элемен-. та ИСКЛЮЧАЮЩЕЕ ИЛИ и -й вычислитель- 45 ной ячейки (A=2,3,...,N) каждого столбца матрицы подключен к второму выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. (h-1)-й ячейки этого же столбца матрицы, вход переноса сумматора k -й вычислительной .ячейки (K=1,2,..., М-1) каждой строки матрицы подключен .к выходу переноса сумматора (К+1)-й. вычислительной ячейки этой же строки. матрицы, второй вход сумматора каж- 55 дой вычислительной ячейки и -й строки (h=2,3,...,N) и K -го столбца матрицы (k=1,2,... P-1) подключен к

2 выходу суммы вычислительной ячейки сумматора соответственно предыдущей строки и последующего столбца матрицы, второй вход элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ K --й "вычислительной ячейки (X=1 2,...,К) первой строки матрицы подключен соответственно к К -му входу первой группы старших разрядных входов устройства, выходы суммы сумматрров вычислительных ячеек последней строки матрицы подключены соответственно к младшим разрядным выходам устройства, дополнитель.но введены две группы иэ и коммутаторов каждая, первая группа из (И+1)го и вторая группа из (N-1)-ro элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группа из Л элементов НЕ, элемент KIH, элемент И» элемент НЕ, узел коррекции, состоящий из- К одноразрядных сумматоров, М элементов И и (N+1)-ro коммутатора, и формирователь кода дополнения, состоящий из К элементов НЕ и одноразрядных сумматоров, причем первые входы сумматоров формирователя кода дополнения подключены к шине логического,нуля устройства, а вторые входы сумматоров подключены соответственно к выходам элементов НЕ формирователя кода дополнения, входы которых подключены соответственно к первой группе старших разрядных входов устройства, вход переноса сумматора младшего разряда формирователя кода дополнения подключен к, шине логической единицы устройства, вход переноса Д -го сумматора формирователя кода дополнения подключен к выходу переноса (и+1)-ro сумматора, выход переноса первого сумматора формирователя кода дополнения подключен к первому входу элемента ИЛИ устройства, выходы суммы сумматоров формирователя кода дополнения подключены соответственно-к первым входам коммутаторов первой группы, вторые входы которых подключены соответственно к пер- . вой группе младших разрядных входов устройства, управляющий вход режима работы которого подключен к третьим входам коммутаторов первой группы, к первым входам коммутаторов второй группы, к первым входам коммутаторов и элементов И узла коррекции, к первому входу элемента И устройства, второй вход которого подключен к старшему разрядному входу первых входов устройства и первому входу

1!64697 первого элемента ИСКЛЮЧАИЩЕЕ ИЛИ . первой группы, второй вход которого подключен к выходу первого элемента

НЕ группы элементов НЕ, входы которых подключены соответственно к вторым разрядным входам устройства, старший из второй группы разрядных входов котарого подключен к второму входу первого коммутатора второй группы коммутаторов, третий вход которого подключен к выходу. первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой груп- . пы, выход элемента И устройства подключен к первым входам элементов 15

ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, вторые входы которых подключены соответственно к 11. -му входу (8=2,3,...,N) вторых разрядных входов устройства, выход k -го элемента .ИСКЛЮЧДОЩЕЕ 2р

ИЛИ второй группы подключен к второму входу сумматора K -й вычислительной ячейки (К=1,2,...,M-1) первой строки матрицы, выход 1(-го коммутатора (K =1,2,...,М) первой группы 25 подключен к второму входу сумматора

J(-й вычислительной ячейки (K=.1,2,...

t4) последнего столбца матрицы, выход K --ro коммутатора второй группы подключен к первому входу элемента ЗО

ИСКЛЮЧАЮЩЕЕ ИЛИ K --й вычислительной ячейки (K=1,2,...,Й) первого столбца матрицы, выход переноса сумматора

k-й вычислительной ячейки (К=1,2,..., N) первого столбца матрицы подключен соответственно к первому входу 11 -ro элемента (6=2,3,...,И+1) ИСКЛЮЧАЮЩЕЕ

ИЛИ первой группы, второй вход ко- . торого подключен соответственно к второму входу элемента ИСКЛЮЧАЮЩЕЕ gp

ИЛИ g -й вычислительной ячейки первого столбца матрицы, выход и -го элемента (n=2,3,...,й) ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы подключен к третьему входу соответственно l1.--ro комму- 45 татора (и =2,3,...,й) второй группы и второму входу h -ro коммутатора (0=2,...,М) узла коррекции, третьи. входы коммутаторов которого подключены соответственно к выходам суммы сумматоров К.-й вычислительной ячейки (K=1,2. ..,Й-1) первого столбца матрицы, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ N -й вычислительной ячейки первого столбца матрицы подключен 55 к второму входу элемента ИЛИ, выход которого. подключен к второму входу

®+1)-го коммутатора узла коррекции, третий вход которого подключен к выходу (N+1)-ro элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ первой группы., выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ которой . подключен к второму входу первого коммутатора узла коррекции и входу элемента НЕ, выход которого подключен к третьему входу первого коммутатора узла коррекции, выход (N+1)-ro коммутатора которого подключен к входу переноса Я -го одноразрядного . сумматора узла коррекции,,второй вход.

k-го элемента И (К=1,2...,,N) которого подключен соответственно.к. выходу переноса сумматора K -й вычислительной ячейки (П=1,2,...,N) первого столбца матрицы, выходы элементов И

1узла коррекции подключены соответственно к первым входам сумматоров узла коррекции, вторые входы которых подключены соответственно к выходу K -ro коммутатора (k=1.,2, ..., Й) узла коррекции, вход переноса .К-го сумматора которого (k=1,2,..., 8-1) подключен соответственно к выходу переноса rl --го сумматора (П=2,3...,Л/),выход К -ro сумматора (1=1,2,...,N) узла коррекции подключен соответственно к K -му выходу старших разрядных выходов устройства.

На фиг.1 приведена структурная схема предлагаемого устройства; на фиг.2 — функциональная схема .ячейки.

Устройство для деления и умноже- . ния (фиг,1) содержит первые входы 1 устройства, на которые подают .код делителя или множимого,, вторые входы.2 устройства, на которые подают старшие разряды кода делимого или код множителя,. третьи входы 3 устрой ства, на которые подают младшие раз-. ряды кода делимого,.первые выходы 4 устройства, на которых формируются старшие разряды кода произведения или код частного, вторые выходы 5 "" устройства,,на которых формируются младшие разряды кода произведения или код остатка, выход б младшего разряда остатка, входы 7 управления устройства, ячейки 8, коммутаторы 9 и 10 соответственно первого и второго столбца коммутаторов, строку инверторов 11, столбец 12 и строку

13 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, формирователь 14 кода дополнения, который изменяет знак кода множимого на про1164697 тивоположный, одноразрядные сумматоры 15 формирователя, .инверторы 16 формирователя, входы 17, на которые подают константные сигналы нулевого .уровня, и вход 18, на который подают 5 сигнал единичного уровня, элемент И

19, выход 20 формирователя, который электрически связан с входом элемента ИЛИ 21, узел 22 коррекции, одно разрядные сумматоры 23 узла, строка 10 коммутаторов 24 узла, строка элемен. тов И 25 узла, инвертор 26, Каждая ячейка 8 (фиг.2) содержит одноразрядный сумматор 27, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 28, первый вход 29, 15 ..второй вход 30, вход 31. суммы; вход . 32 переноса, первый выход 33,. второй выход 34, выход 35 суммы, выход 36 переноса.

Номера строк матрицы возрастают 20 сверху вниз, а столбцов — слева направо, номера элементов "узла 22 коррекции и формирователя 14 возрастают слева направо. Первые входы коммутаторов 9 подключены к выходам элементов 12 ИС-.

КЛЮЧАЮЩЕЕ ИЛИ; а вторые входы - к выходам инверторов 11. Первые входы коммутаторов 10 подключены к .входам 3 устройства, а вторые — к соответ- З0 ствующим выходам формирователя 14.

Первые входы коммутаторов 24, за, исключением первого и (И+1) го,.подключены к выходам элементов 12 ИСКЛЮ-.

ЧАЮЩЕЕ ИЛИ, а вторые входы этих .ком- 35 мутаторов — к выходам суммы ячеек 8 . первого столбца; первый вход (М+1)-.ro коммутатора 24 подключен к выходу элемента 12 ИСКЛЮЧАЮЩЕЕ ИЛИ, а второй — к выходу элемента ИЛИ 21,.пер 40 вый вход первого коммутатора 24 подключен к выходу, а второй к входу инвертора 26.. Все коммутаторы раео- тают так, что, если на входах управления 7 присутствует сигнал нулево- 45 го.уровня, то к выходам подключаются первые входы, а если единичного .. уровня, — то вторые входы..

Сигнал. нулевого уровня на входе 7 . управления устройства настраивает на 50 выполнение операции деления, а сигнал единичного — на выполнение операции умножения.

Предлагаемое устройство работает следующим образом. 55

Деление в устройстве выполняется по методу деления без восстановления остатка в дополнительных кодах.

6 «(Настройка на деление осуществляется подачей на вход управления 7 сигнала нулевого уровня; при этом (2М-.1)-разрядное делимое через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 13., которые здесь выполняют функции логических повторителей:, и. через первые входы коммутаторов 10 поступают на входы ячеек 8 1-й строки N -го столбца.

Делитель. в N ..разрядов подают через входы 1 устройства на вторые входы ячеек 8 1-й строки. Знаковые . разряды кодов операндов расположены перед старшими разрядами мантисс кодов (на фиг.1 знаковые разряды отделены от остальной части кода запятыми). Считается, что по абсолютной величине делитель больше делимого. Исходя из этого, делимое вступает в операцию по отношению к делителю со сдвигом на разряд в сторону старших разрядов. Если знак очередного остатка (делимое считают нулевым остатком) совпадает со . знаком делителя, то из сдвинутого на разряд влево очередного остатка . вычитается делитель, в противном случае делитель суммируется с ним.

Вычитание осуществляется. изменением . знака у.кода делителя на противоположный за счет имеющихся в ячейках

8 элементов ИСКЛЮЧАЮЩЕЕ .ИЛИ 28 и электрической связи выхода 33 с выходом 32 ячеек N --го столбца. Так как элементы И 25 узла коррекции

22 закрыты сигналом нулевого. уровня, то на сумматоры 23 поступают разряд знака частного, выработанного элементами 11, 12 и 25, и разряды мантиссы, формируемые соответствующими элементами ИСКЛЮЧАЮЩЕЕ ИЛИ 12 ° В силу того, что деление в дополнительных кодах требует. кбррекции результата, то, следуя одному из правил. коррекции, .к вычисленному Й разрядному коду подсуммируется (5+ 1)-я цифра частного, дополнительно сформированная, М -й строкой матрицы ячеек.

Умножение в устройстве осуществляется старшими разрядами вперед со сдвигом частичных произведений вправо. С целью максимального использования элементов матрицы, уже реализующей операцию деления для выполне-. ния операции умножения, формирование частичных произведений в устройстве осуществляется путем умножения

1164697

7 кода множимого В на код множителя А, цифры которого представлены в той же двоичной системе, но с цифрами (-1, +1). Причем цифра -1 кодирует- ся сигналом единичного уровня, а 5 цифра +1 — сигналом нулевого уровня.

Каждое частичное произведение в этом случае или прямо равно множимому В, или ему же, но с противоположным знаком, т.е,: (-В). Так как множимое В в устройстве выражается цифрами .(o,1), то и произведение на выходах представлено в том же алфавите. Простота перевода в систему с цифрами (-1, +1) позволяет выполнить 15 это преобразование в процессе вычисления произведения. Для представле-. ния множителя А в новом алфавите используется согласно. известным способам представления двоичная система -20 счисления с искусственным весовым членом и где а, — цифра множителя, равная - 1 или +1, " — разрядность .кода. A представленного двоичной дробью, ЗО

"(ц,)>"1,„)-.множитель А соответственно в системе с цифрами (О, 1) и (-1, +I).

Причем цифры множителя А .,) определяются через вспомогательный код . З5

Ю (о,i) -1:

1 2, (А „, + 1), ес. пи А 0

1О, ) $ 2 (A(,) -1), если А (0

В коде A(,,) все логические нули

- заменяют на -1, а единицы оставляют 40 неизменными..

Произведение в устройстве вычисля. ется по следукицей формуле:

М С"(-В) ° 2 +С+ Qa В 2 +K, . (2).

1=1 где (-В) 2 — дополнение от Ь, т.е, В с противоположным знаком, получаемое на. выходах формирователя

14 и суммируемое со сдвигом на Й разрядов. вправо, С вЂ” нулевая сумма, равная подразрядному дополнению цифр множителя А

Э до знакового разряда множимого В, знак С равен А ц(++B ; код С формируется с помощью

1 элементов 13, инвертором 11 и 1-м элементом 12, O, 6 2 — частичное произведение множимого на множитель в системе (-1, +1), сдвинутое на s разрядов вправо, формируемое в строках ячеек 8 по значению сигнала на выходе соответствующего инвертора 11, К - корректирующий член, равный знаковому разряду множимого.В, объединенного в логическое ИЛИ с переносом, возникающим на выходе

20 формирователя 14.

Формула (2) получена в результате умножения В на множитель А(выраженный формулой (1).

4-1 у

При умножении (на входе 7 сигнал единичного уровня) работают вторые входы коммутаторов 9, 10 и 24, открыты все элементы И. В узле коррекции осуществляется суммирование переносов и информационных битов, формирующихся на выходах переносов и .сумм ячеек. I-ro столбца. Результат произведения в дополнительном коде снимается с выходов 5 и 4 устройства.

Таким образом, предлагаемое устройство позволяет выполнить в одном устройстве умножение и.деление в дополнительных кодах, что расширяет

его .функциональные возможности.

1164697!

164697 г.2

Составитель В.Виноградов

Техред Т.Маточка . . Корректор Г.Решетник

Редактор Л.Авраменко

ЮЮ

Заказ 4187/45 Тираш 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ушгород, ул. Проектная, 4