Многофункциональный логический модуль

 

МНОГОФУНКЦИОНАЛЬНЫЙ ЛОГИЧЕСКИЙ МОДУЛЬ, содержащий первый коммутатор данных, первый и .второй информационные входы которого являются группой информационных входов модуля, выход коммутатора подключен к первому входу данных узла расчета функций, группа выходов результата которого соединена с группой информационных входов мультиплексора, группа выходов которого подключена к группе информационных входов первого регистра, отлич ающийся тем, что, с цепью повышения производительности, модуль дополнительно содержит, второй коммутатор данных, .второй и третий регистры, элемент задержки, узел маскирования , узлы коррекции и блок уггравления коррекцией, группа входов управления расчетом функций и группа входов заданий функции которого соеди иены с группой выходов второго регист ра, вход синхронизации которого является синхровходом модуля, группа входов управления расчетом функции и группа входов задания функции которого подключены к информационных входов второго регистра, группа ад«ресных входов модуля соединена с информационным входом второго коммутатора , вход запуска модуля соединен с управляющим входом первого и второго коммутаторов данных, входом разрешения записи первого регистра и через элемент задержки - с входом разрешения записи третьего регистра, группа информационных входов которого объеди нена с группой информационныз входов первого регистра, синхровход которого соединен с синхровходом третьего регистра , с синхровходом модуля и синхровходом узла маскирования, группа входов которого подключена к группе входов задания функции блока управления коррекцией, группа выходов разре- § шения которого подключена к входам разрешения узлов коррекции соответст (Л венно , первый и второй информационные входы каждого i-ro узла коррекции (,..., 4) соединены с выходами разрядов первого и третьего регистров соответственно, выходы узлов коррекции являются первой группой выходов модуля, выход узла маскирования ляется второй группой выходов модуля, и со группа выходов сигналов инвертирования блока управления коррекцией под-, ключена к группе входов инвертирова00 ния каждого узла коррекции, группа управляющих входов мультиплексора подключена к группе, входов задания функции модуля, группы прямых и инве;рсных выходов второго коммутатора данных подключены к второй и третьей группам входов данных узла расчета . функций соответственно, причем узел расчета функций содержит семь селекторов , первые и пятые входы nej)вых четырех селекторов соединены с

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (: 1) (21) 3696062/24-24 (22) 30.01.84 (46) 23.08.85. Бюл. Ф 31 (72) В.A. Громаковский и Е.Л. Левина (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 754427, кл. G 06 F -15/20,1980, Авторское свидетельство СССР

Ф 851399, кл. G 06 F. 7/00, 1981. (54)(57) МНОГОФУНКЦИОНАЛЬНЫЙ ЛОГИЧЕСКИЙ МОДУЛЬ, содержащий первый ком" мутатор данных, первый и,второй информационные входы которого являются группой информационных входов модуля, выход коммутатора подключен к перво- . му входу данных узла расчета функций, группа выходов результата которого соединена с группой информационных входов мультиплексора, группа выходов которого подключена к группе информационных входов первого регистра, отличающийся тем, что, с целью повышения производительности,, модуль дополнительно содержит второй коммутатор данных, .второй и третий регистры, элемент задержки, узел маскирования, узлы коррекции и блок управления коррекцией, группа входов управления расчетом .функций и группа входов заданий функции которого соеди" иены с группой выходов второго peracr ра, вход синхронизаций которого является синхровходом модуля, группа входов управления расчетом функции и группа входов задания функции которого подключены к группе информационных входов второго регистра, группа.ад" ресных входов модуля соединена с информационным входом второго коммута тора, вход запуска модуля соединен с (5l)4 О 06 г 7/00 15/20 управляющим входом первого и второго коммутаторов данных, входом разрешения записи первого регистра и через элемент задержки — с входом разрешения записи третьего регистра, группа информационных входов которого объеди. иена с группой информационных входов первого регистра, синхровход которого соединен с синхровходом третьего регистра, с синхровходом модуля и синхровходом узла маскирования, группа входов которого подключена к группе. входов задания функции блока управления коррекцией, группа выходов раэре шения которого подключена к .входам разрешения узлов коррекции соответственно, первый и второй информационные входы каждого i-ro узла коррекции (i=1 ° ° °, 4) соединены с выходами 1-ых разрядов первого и третьего регистров соответственно, выходы узлов коррекции являются первой группой выходов модуля, выход узла маскирования является второй группой выходов модуля, группа выходов сигналов инвертирования блока управления коррекцией под-. ключена к группе входов инвертирования каждого узла коррекции, группа управляющих входов мультиплексора подключена к группе входов задания функции модуля, группы прямых и инверсных выходов второго коммутатора данных подключены к второй и третьей группам входов данных узла расчета . функций соответственно, причем узел расчета функций содержит семь селекторов, первые и пятые входы первых четырех селекторов соединены с (2)-1)-ым входом первой группы входов данных узла (=1,...,8), третьи

11749! 8 и шестые входы первых четырех селекторов соединены с 2 -ым входом первой группы входов данных, первые входы второй и третьей групп вхо-дов данных которого соединены соответственно с вторыми и четвертыми входами первых четырех селекторов соответственно, выход первого селектора подключен к первому и пятому входам пятого селектора, выход которого соединен с первым и пятым входами шестого селектора, выход седьмого селектора соединен с третьим и шестым входами шестого селектора, выход второго селектора подключен к третьему и шестому входам пятого селектора, выход третьего селектора подключен к первому и пятому входам седьмого селектора, выход четвертого селектора подключен к третьему и шестому входам седьмого селектора, второй и третий входы второй группы входов данных узла подключены к вторым вхо" дам пятого и седьмого селекторов и второму входу шестого селектора сост ветственно, второй и третий входы третьей группы входов данных узла подключены к четвертым входам пятого и седьмого селекторов и четвертому входу шестого селектора соответственно, выходы всех селекторов являют" ся группой выходов результата узла расчета функций, а узел коррекции содержит мультиплексор и два элемен-, та 2И-ИЛИ, выходы которых являются выходами узла коррекции, первый и второй информационные входы которого подключены к первому и второму прямым и инверсным входам мультиплексора,соответственно, вход разрешения которого является входом разрешения узла, а первый и второй выходы подключены к первым входам первого и второго элементов 2И-ИЛИ, вторые и третьи входы которых подключены к группе входов сигналов инвертирования узла, причем блок управления коррекцией содержит узел инвертирования, узел преобразования сигналов запрета, селектор, элемент И и два мульти-. плексора, выходы которых подключены к группе выходов сигнала инвертирования блока, узел инвертирования содержит три элемента И, элемент ИЛИ, два элемента сложения по модулю два и селектор, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом пер" вого элемента И, первый вход которого соединен с первым входом первого эле- мента сложения по модулю два, первым входом второго элемента И, первым и четвертым входами селектора, первым и четвертым входами селектора блока управления коррекцией и первым входом элемента И, первым входом группы входов задания функции блока, второй вход группы входов задания функции, которого соединен с вторым и пятым входами селектора блока, вторым входом второго элемента И, первым входом второго элемента сложения по модулю два, вторым входом второго элемента сложения по модулю два, первым входом третьего элемента И и вторым входом элемента И блока, третий вход группы входов задания функции блока управления коррекцией соединен с третьим входом селектора.и третьим и шестым входами селектора блока, управления коррекцией, вторыми входами элементов сложения по модулю два и третьим входом элемента И, выход которого соединен с входом управления первого мультиплексора, выходы первого и второго элементов сложения по модулю два соединены с вторым входом третьего.и вторым входом первого элементов

И соответственно, выходы первого, второго, третьего элементов -И и эле- мента ИЛИ узла инвертирования являются группой выходов разрешения блока .управления коррекцией, а узел пре" .образования сигналов запрета содержит шесть элементов И и коммутатор, первый, второй, третий и четвертый прямые информационные входы которого .подключены к второму, первому, четвертому и третьему входам группы входов управления расчетом функций блока управления коррекцией и к первому, второму входам первого и второго элементов И соответственно,первый, второй, третий и четвертый инверсные .информационные входы коммутатора подключены к первому входу группы входов управления расчетом функций блока, выходу первого элемента И, третьему входу группы входов управления расчетом функций блока и выходу второго элемента И соответственно, выходы первого и второго элементов И соединены с вторыми входами третьего и пятого элементов

И соответственно, пятый вход группы входов управления расчетом функции

11749 блока соединен с первыми входами элементов И и с третьего по шестой с управляющим входом коммутатора, вторые входы четвертого и шестого элементов

И подключены к первому и третьему инверсным входам коммутатора, первый выход которого подключен к группе выходов разрешения блока и к информационным третьим входам первого и второго. мультиплексоров блока управления, коррекцией, первые информационные входы которых подключены к выходу третьего элемента И, выход четвертого элемента И подключен к группе выходов разрешения блока управления коррекцией и к пятым информационным входам первого и второго мультиплексоров блока управления коррекцией,вторые информационные входы которых соl8 единены с выходом пятого элемента И, выход шестого элемента И соединен с шестыми информационными входами первого и второго мультиплексоров блока управления коррекцией, четвертые информационные входы которых соединены с третьим выходом коммутатора узла преобразования сигналов запрета, второй выход которого соединен с группой выходов разрешения блока управления коррекцией и с седьмыми информационными входами первого и второго мультиплексоров блока управления коррек,цией, восьмые информационные входы ко торых соединены с четвертым выходом коммутатора узла преобразования сигналов запрета, управляющий вход второго мультиплексора подключен к выходу элемента И блока, 1

Изобретение относится .к области вычислительной техники и может быть использовано в качестве специализированного вычислительного устройства в системах автоматического проектиро-.5 вания логических объектов при проверке правильности схем логических объек" тов в процессе их разработки и при построении проверяемых тестов.

Целью изобретения является повы- 10 шение производительности модуля, На фиг,l и 2 изображена функциональная схема модуля; на фиг,3 — схема блока управления коррекцией; на фиг.4 - временные диаграммы работы 15 модуля, Модуль содержит группу информационных входов 1 модуля, группу адресных входов 2 модуля, группу входов 3 управления расчетом функции, 2п группу входов 4 задания функции, вход 5 запуска модуля, вход 6 синхронизации, первый и второй коммутаторы 7 и 8, регистр 9, узел 10 расчета функций содержащий селекто- 25 ры 11-17, мультиплексор 18, содержащий мультиплексоры 19-22, регистры

23 и 24„ узлы 25-28 коррекции, каж,дый из которых содержит мультиплексор 29, элементы И-ИЛИ 30 и 31, блок

32 управления коррекцией, узел 33

2 маскирования, содержащий элемент

И-ИЛИ 34, элемент ИЛИ 35, триггер 36, а также элемент 37 задержки. В состав блока управления коррекцией входят узел 38 управления инвертирования, содержащий элемент И-ИЛИ 39, схемы 40 сложения по модулю два, элемент И 41, элемент ИЛИ 42, элементы И 43 и 44, а также узел 45 преобразования сигналов запрета, содержащий элементы И 4 -51 мультиплексоры 52 и 53, селектор 54, мультиплексор 55 и элемент И 56.

Предлагаемое устройство предназначено для расчета выходных состояний интегральных схем (ИС) как с пр с. мыми, так и с инверсными выходами, выполняющих функции мультиплексоров из двух каналов в один, иэ четырех каналов в один и из восьми каналов в один и имеющих входы запрета, которые позволяют организовать в логических узлах, построенных на этих схемах, объединение выходов ИС.

При подготовке к расчету в модуле ИС описываются в виде базовых функциональных элементов (БФЭ) . Каждому типу БФЭ присвоен четырехразрядный двоичный номер - машинный номер (MH). Разряды MH обозначаются

ТО, Tl Т2 и ТЗ. Соответствие МН БФЭ з 1749 типу его функционирования, т.е. логическим функциям, вырабатываемым на выходах БФЭ, представлено в табл..2., Логические функции FN, где 1 и N а4 . реализуемые БФЭ, в основном точно соответствуют логическим функциям мультиплексирующих ИС серий 100 и

533 с числом выходов 1-4. Разрядом

ТО закодирован способ воздействия сигналов запрета на мультиплексорные 10 функции, вырабатываемые БФЭ, например, логический "О" в разряде ТО MH расчитываемого БФЭ означает, что при наличии сигнала запрета, равного логическому i О i> выходам логи- f5 ческой "1" на выходах БФЭ БФЭ в MH которого ТО=О, обозначаются МПБФЭО и представляют ИС серии 100; логическая "1" в разряде ТО MH рассчитываемого БФЭ означает, что при на™ 20 личии сигнала запрета, равного логической "!" выходам модуля присваива" ются значения, соответствующие состоянию Z {высокоимпедансное состояние) на выходах БФЭ, -БФЭ в МН которого ТО=1, обозначаются МПБФЭ1 и представляют ИС серии 533

Расчет в модуле одного БФЭ произ™ водится по алгоритму (2):

Подача сигналов на входы 30 модуля (82

РасЧет функций мультиплексоров,реализуемых данным БФЗ без учета инверсии (32 ээ

Учет инверсии этих функций Я

Коррекция результатов расчета с учетом сигналов запрета (5) 40

Конец je

Так как действие .сигналов запрета на результаты мультиплексирования в общем случае носит нелогический характер, то алгоритм (1) условно мож- 45 но разделить на два этапа:

Х -логический ™расчет функций собственно мультиплексоров,реализуемых данным 50

БФЗ (jZ) (3) (4 2

II -нелогический " коррекция"результатов расчета с уча- 55 том сигналов з any åòà ((5) 2 6Я

Г81

18 4

Расчет по алгоритму I 2II производится в многозначной логике: состояние сигнала Д при расчете БФЭ опи™ сывается двухразрядным двоичным кодом, обозначаемым в дальнейшем КП код представления) сигнала, первый и второй разряды которого обозначаются А! и А

Состояние сигнала A u Kll сигнала !! имеет следующее соответствие:

Логическая "1" 1

Логический "О" О

Неопр. сост Х 0

Высокоимпедансное состояние Z 1 0

На первом этапе (7 алгоритма (2) возникновение на линиях связи схемы той части схемы модуля, которая реализует этот этап, КП сигнала, соответствующего состоянию Z, невозможно.

В реальных схемах входные шины не могут находиться в высокоимпедансном состоянии, а на внутренних линиях связи указанной части схемы модуля оно не может возникнуть как результат логических операций из-за нелогического характера состояния Z. на втором этапе (82 алторвтма .jl2 при наличии сигналов запрета сигналам на выходах модуля присваиваются значения, соответствующие состоянию,выходного сигнала БФЭ, равного логической "1" при расчете MIIS ФЗО и Z npu расчете МПБФЭ1, Для того, чтобы пояснить принцип подхода к расчету функции мультиплексора, по алгоритму Я необходимо привести формулы из расчета по нему конъюнкции, дизъюнкции и отри™ цания;

1. Конъюнкция F(A2 Ag = A2 А2:

О О О О

0 О 0 О 0

1 1 О О . 0

О О О 0 О

О О

1 1 !

1 1 1

О 1

l 0

1 1 1 1 1 1

1174918

Р; = All A21

Fo = A1o А2р

Дизъюнкций F (<1 1(= Al+A2, 10

15

О 0 0 0 О О 0 0 0

О О О 1 1 1 1 1 1

1 1

1 1

1 1 1 О 0 О 1

1 1 1 1 1 1 1 х О

1 0 О 0 х О 1

1 1

0 1 х О 1 1 1 1 1 х О .1 х 0 1 х

F1 .= A1 +A21

Го Al о +A2p

3. Отрицание

35

О 0 0 1 1

1 1 1 0 О х О 1 х 0

0 (»3

Так как любая функция, вырабаты- 45 ваемая на выходе любой ИС, может быть описана выражением, содержанием конъюнкции, дизъюнкции от произвольного. числа как прямых, так и инверс-. ных аргументов — сигналов на входах

ИС, то согласно (9 и 101 разряды КП итиаиии аиаа Ъ hl,а2.т2,,AN аа((123 где AN u AN являются независимыми переменными, можно расчитать по формулам 55 (hh(9(,т,AN„(hN(Д (3

" (6 1hh т(та2 1 т 7О 7 ", Д е1ас (4 N)O) или в соответстви с (1 lj (х О 1 О О 0 О О 0 х О 1 1 1 х 0 1 х О 1 х 0 1 х 0 1 5

F(= (А(,йа,„..Ай<,Ago) ) f(A}

F =F о (а1.а1„., И,,"> ) °

В частности, расчет КП функций собственно мультиплексоров из двух каналов в один (М(2,ij ), из четырех в один (M349i) ) и из восьми в один (И (8,i) ), реализуемых БФЭ перечисленных в таблице типов (где i — номер мультиплексорной функции в БФЭ), производится в соответствии с (9-14 по формулам

1, M 189i):

И Г8 11(=D11 S4о S2î S lo + ° ° ° +D8(Б4, $2, Бl, «1 (15)

И(8, 1) =О! S41 Б2, ° Б l, +, ° .

+D8p S o S2p S lo

II. M (4, i):

M 49 1), =D1» . S2о Slp+ ° ° .+!141 . S2, ° S l, M t4,2) > =D5 S2o S lo + ° ° ° +D8(Б, Б 1, И(4,21о=д о Б2, Бl, +...+08о Б2о °

III. M (29 Я:

И(2, lj(= Dl(Slo +1 2(И(2,Ц = Dl Sl, +D2 Б1,;

И 2,2), =РЗ, Б1, +94, $1,;

И(2,331 =D5 S lo +D6 ° S l < 9

И 29 o D o Б12 +П6О Б! О9

И12,4), =-071 Б l„+D8, S l,; .МР,4 =D7o Sl< +D8o Slo °

В общем случае мультиплексирующая функция в описании MQ,i) 9 а разряды

FJI этой функции Mtj,i) v M (j,i)

Сопоставительный анализ формул аая расчета М(7,iJ и М(2,() (19-171 показывает, что целесообразно производить поочередный расчет по этим фор— мулам наодном итом же оборудовании.

На основании этого, а также в соотаетстаии с (7, 8 и 113 ааторитм(13 можно записать более подробно:

Подача сигналов на входы модуля (18

Мультиплексирование входных сигналов, необходимых для расчета первых разрядов КП функций вида м 1 1, i) (1 93

Расчет первых разрядов функций вида Mlj,i) по формулам 15-.17) (20)

Выбор результатов расчета,соответствукнцих типу функционирования расчитываемого БФЭ (213

Мультиплексирование входных сигналов, необходимых для расчета вторых разрядов КП функций вида

М (, i) (223

Расчет вторых разрядов КП функций вида М (J,ij по формулам(15-1 )j23) 1174918 l0

Мультиплексор 18 реализует чет. вертый (21II (при IIC= I ) и седьмой f24( (при ПС=О, ПС =1) шаги алгоритма.

Мультиплексоры 19-22, входящие в его состав, вырабатывают на своих выходах функции, представленные в табл,3.

На регистры 23 и 24 при ПС=1 и

ПС =1 соответсвенно принимаются с

3 выходов мультиплексора 18 соответствующие результаты расчета представ<ленные в табл, 4 (шаг (25 алгоритма).

Мультиплексоры 29 (фиг. l и 2) узлов 25-28 коррекции реализуют девяВыбор результатов расчета,соответствующих типу функционирования расчитываемого БФЭ (г г

Составление КП результатов

5 расчета (2 51l

Преобразование КП с учетом инвертирования в БФЭ результата мультипле ксиров ания (2о1

Коррекция результатов расчета в соответствии с сигналами запрета расчитываемого БФЭ (Z7)

Конец 2 8

Сигналы, поступающие на информационные 1, адресные 2 и управляю- 15

we 3 входы модуля (первый шаг (181 алгоритма), представляют собой разряды КП, обозначаемые, DI I, И,..., 611, С1, 42< р С2<2, соответственно ор информационных (D l -D8) адресных (S1, S2, S4) сигналов и сигналов за-. прета (Gl, G2) на входах расчитываемого БФЭ, Сигналы, поступающие на управляющие входы 4 задания функции 25 модуля, представляют собой разряды

T0 - ТЗ MH БФЭ.

Последовательная передача данных с входов 1, 2 модуля на входы узла

10 расчета функций осуществляется коммутаторами 7 и 8, управляемыми сигналом ПС.

Причем при llC=I 1второй шаг (191 алгоритма) на входы узла 10 поступают сигналы Dl, -2 8 1, Я1<, Sl, S2, S2, S4, S4„; при ПС=О (пятый шаг (221 алгоритма) — сигналы

П1о — П8ор8о»811982ор8219Я4ор

S4<.

Узел 10 расчета реализует тре- 40 тий j20IJ (при ПС=1) и шестой 123 (при

ПС=О, ПС=1) шаги алгоритма. На выходах селекторов 11-17, входящих в его состав, вырабатываются функции, представленные в табл. 2.

45 тый шаг (26) алгоритма согласно «111 в соответствии с формулами

INf =ни SIN+RN< SIN)) . и

П1 =IIN БН1+ВЫ ° БН, где RN< и RN — сигналы на выходах соответственно 23 и

24 регистров;

SIN сигнал на управляющем входе мультиплексора

N-ro иэ четырех уз; лов коррекции.

Сигналы SIN вырабатываются узлом

38 управления инвертированием блока

32 в соответствии с табл, 5.

Коррекция результатов расчета в соответствии с сигналами запрета

1 десятый шаг (28) алгоритма) произ— водится элементами И-ИЛИ 30 и 31 в соответствии с формулами гв, тв I 3QI

FN =IN<2 Y0Pg +Т) 1< где УОгн 71рМА;70Ги и YIÃN сиг налы установки соответственно в "О" и "1" .первого (FN<) и второго (FN ) разрядов КП функции, вырабатываемои на N-ом выходе БФЭ; IN, и IN — выходы соответственно первой и второй схем (2-1) И-2ИЛИ N-ro узла коррекции.

Механизм действия сигнала запрета на значения разрядов KII выходной функции проиллюстрирован формулами

Y1, = TO Г, +ТО G, (311

Y0F, = ТО 0< Ga (32)

Yl = TO G< +TOGs С, (331

Т = то - С, (34

Подставляя в формулы(31-343 значения Gl<р Gl и G2,,G2 „, получим пео речень выражений для преобразованных сигналов запрета, вырабатываемых на выходах узла 45 блока 32 (табл. 6 ) .

Так как результаты мультиплексирования на одном и том же выходе различных типов БФЭ могут стробироваться различными сигналами запрета Gl u

G2, то преобразованные сигналы запрета (табл.6) нуждаются в дополнительном распределении по выходам 70

Yl N, Y0FN и Yl > узлов 25-28 кор<2 рекции. Это распределение осуществляется мультиплексорами 53 и 55,Соответствие значений сигналов установки в "О" и в "1" значениям преобразованных сигналов запрета приведено в табл. 7.

В состав устройства включен узел

33 маскирования, На его выходах формируется четырехраэрядная маска, 1174918

N-й разряд которой сопровождает информацию на К"ой паре выходов из первой группы выходов модуля и. содержит признак действительности этой информации.

Первый разряд маски помимо признака действительности результатов расчета Fl и Flо. содержит признак. готовности результатов расчета к считыванию внешней ЭВМ.

1аким образом, при mIl с выходов модуля считываются результат расчета FNq u FNz сопровождаемые аЯ1, где mN - выходы узла 33 маскирования.

Зависимость значений сигналов на выходе узла 33 маскирования от типа срабатывачия БФЭ представлена в табл. 8.

Преимущество предлагаемого. изобретения по сравнению с известным заключается в увеличении быстродействия в среднем в пять раэ за счет

10 того, что расчет значений сигналов на выходах БФЭ независимо от количества входов и типа БФЭ производится sa один цикл, à s известном устройстве вычисления производятся

15 поэтапно, причем количество этапов тем больше, чем сложнее искомая функция.

12 а

lM л A

И

Ь сп о

CCI о

CCI о со о

» со о

+

У) е

R

Ссе е и о

Ф

Ссе О а

IM

Vl

A и о

Ф4 о со о

CCt о ссФ сс

И се1

Ь

+ е

+ сл е б а

1»

M сч

Vl о

Ю о

» м сс»

1сЧ

Ъ

II

С 4

Си сЧ е иЪ

II сЧ

Ги сЧ

Vl е

CO а

Ф

+ с»1

II с4

Ье еи

+

JM е ФсЧ сЧ .

Vl сЧ

4

СеЪ

1 .

Ссе сЧ

+ сп

V3

II ес

M сЧ

- и»

С е °

1 OQ

+ о

С0 о1 сЧ сл сЧ

М.

»Ф

- Ж

II 00

° A

Рс +

0 сЗ

1174918

+

1 еСЧ .М сЧ а я

И сО сЧ A си +

В

iC»4 M

° сЧ и

И -Ф

Ссс +

Я

)сЧ M сЧ

Л M

М со

1сч а сЧ

II -Ф

° A

Се +

ge

Х

М

5 н

X э е Ь

CIl Д

3 о

Хе е о с» о, о

Ю о tt

О Р) ссс

Де о

4» с$

IC

° Р4

Х I

4» Х о о о

IC ! I

1174918

14

Таблица 2

10-1

13

10-2

10-3

П р и и е ч а н и е: M(j,if — i- àÿ нупьтиппекссрная функция ия j канаяон в один, входящая в состав расчитываемого БФЗ.

Табпица 3 кlр 1м(8,1),, м(8,11,, M(в,1)

MPi»l), М (4»11 М 4»11

NP,1) М(2» lj» M(2» 1) Т1)Т2)ТЗ) кго м 18» l)o» м(4»2)» м (4»г)

j4»11в» МР»2)î» Nt2»2)o» т1, тг, тз) Kl, (м (в, 1),, м (в, 1.1,, м (в, 11,, И(4, 1),, М(4,1),, М(4 11< » м(г,l),, т1, тг, тз) М(4»2 <» М (4,2)<»

»2j,, МЦ»Я,, Ю< М(8,1),, М(4 1),, M(2

Тl) Т2, Тэ)

Кэ< (И(4»2)<» тг, тз1

М(2»3), » Nj2»Э),, КЗ о (М (4, 2) -, М (2» З) » М (г» 3)

Т2, Тз) .

1(4о(м 4,23 » м(2»4j м12 ° 4) тг, тз}

22

K4l jN)4»2) <» M(2»4), » h f2»4j<» т2, тз1

П р я н е ч а я я е". В< и Фо - функции, вырабатывае<в<е на М-ои выходе коммутатора 18 соответственно ПС» 1 и ПС а» l.

М (2, 1), - D I 81, +82, S lt

М (2, 2) DÇ R l +D4 S l (M(2,31 - Н, Sl +М< 81, М (2,41, =Р7 81 е88, 81(М(4, 1), =М (2, lj S2 +М (2,21 82

М(4,2), М(2,31, 82 еМ 2,41; 82I

Мts, i) =МР, lj Б4 +И(4,2) Б4<

М .(2,$1 Dl 81, +D2, 81

И (2»21 )3о Б11 +114о Бlо

M(2»3) D5o Бl < +06o Бlо

4)о D7î Sl< +D8î Slî

И (4» 11 И(2» IJ Б2, +И(2»2J S2о

М(4»2| И(2»3) S2< +M I2»4) S2o

И(8» 1) =И 4» 1| S4< +И 4»21 S4o! 174918

Таблица 4

N-й выход регистра ПС . 1

ПС О, ПС 1

RN KN "ПС СИ

i . n

Выходы заблокированы в состоянии RN

23 н/с

П р и м е ч а н и е: СИ,„- состояние сигнала на-синхровходе регистра, соответствующее переходу .1-0 n-ro синхроимпульса; н/с - состояние выходов регистра несущественно.

Таблица 5

0 0 0

1 н/с

0 н/с н/с н/с н/с н/с н/с н/с

0 н/с н/с

0 н/с н/с

1 0 1

0

1 1 0

1 l 1

0

П р и м е ч а н и е . SIN - сигнал управления инверсией КП функции

FN íà N-ом выходе БФЭ; н/с - состояние управляющего сигнала несущественно.

0 0

0 1 0

0 1 l

1 0 0

Функции, вырабатываемые на выходах регистров :33 и 24

1174918

Таблицаб

ТО - Glä + ТО Gl то . Gl! + То С1, С1, 52-1

52"2

ТО G2o + ТО С2

52-3

ТО С2, + ТО С2! С2о

52-4

То Я, С1, 48

ТО. Сl, 49

70 о

ТО ° С2!

С,!

П р и м е ч а н и е: Уl, УΠ— сигналы соответР, Fi с,г gz

Y1F, .УОГ, ° УО р» У1!=

61 G! сг

Ц!

Yl

F,

Yl

71 „

Yl

Fo — !!

УС !

Го — с,г

YO ственно установки в единицу и в ноль первого разряда КП выходной функции по сигналу запрета G!; сигналы установки соответственно в единицу и в ноль первого разряда КП выходной функции по сигналу запрета G2; соответствующие

"игналы установки второго разряда КП выходной функции.

19 гб

«J 49

ЪФ 4

«ъ

«»«

«J и

«Ъ

«»

«Ъ о

«ъ о о

«,5 и

«Ф и

О

" Ъ

«J L

v ъ

f, _#_I ио

».

«g 4 о

«Ъ

«5 «L о

IJ

«5 ио

«ъ фи о

«Ъ

««

«ДГ и.

«Ъ

«5 LL о

1174918

««3 и и и

l6 г«

«у мо

О

» г« о

«Ъ

Д 4 р

« .

«5 и. о

«ъ и ф и ъ

IN и ж

Д о о

«Ъ

«5 И

«Ъ

«»«

«5 «L о

«Ъ

«5 4О

«Ъ

«.5 О о

«Ъ

«5 u"

C)

«ъ

Ф«

L5 и.

«Ъ

О«

«5 4

Cl

«Ъ ф"5 МО

О

««

«J «L

«Ъ г«

«,5 4

О

«Ъ

«5 v.

«

«Ju

О

«Ъ

О о

«Ъ

«,5 LL

О

«5 и о

«Ъ

«у 4

«Ъ о

«5 и.

«Ъ

«J «L о

«ъ о

«5 И

«ъ

«5 «L

Ю

«Ъ

«.5 4

О

» г, «5 и

«Ъ и. ь

«»

O ъу и

«Ъ (3 и. о

Ъ и о

«Ъ о

«5 и «Ъ

«5 4 о

«ъ

«J «

О

» о

«5 4

«Ъ

iJ \L о

i5 «L

«5 и

О

«»

1 74918

0 0 ПС ° СИ 0 0 0

0 0 1

0 0 0

0 1 0

1 0 0

0 1 1

1 0 0

1 0 0

1 0 0

1 0 1

1 1

1 0! !

1 I ПС СИ 1 I

0 0

0 1

Таблица 8

1!749!8!

174918

1Е74918

1174918

О 2 5 9

СИ! ПС. ГУСА

Составитель П. Чистобородов

Техред М.Пароцай Корректор В. Гирняк

Редактор А, Гратилло

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Заказ 5201/50 Тираж 710 Подписное.

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5