Устройство для обмена данными между оперативной памятью и внешним устройством

 

1. УСТРОЙСТВО ДЛЯ ОБМЕНА ЛАНИЫ Ш МЕЖЛУ ОПЕРАТИВНОЙ ПАМЯТЬЮ И ВНЕШНШ УСТР()Р СТВОМ, содержащее узел сравнения, блок памяти и два счетчика, причем первый и второй информационные входы-выходы блока памяти соединены соответственно с информационными шинами оперативной памяти и внешнего устройства, выходы первого и второго счетчиков соединены с первым и вторым адресными входами блока памяти соответственно, отличающееся тем, что, с целью повышения быстродействия, в него введены блок определения переполнения , блок определения режима работы, блок управления, причем первый и второй выходы блока управления соединены со счетными вxoдa и второго счетчиков и управляющими входами оперативной памяти и внешнего устройства соответственно, управляющий вход блока определения переполнения соединен с первым входом блока управления и является входом выбора направления обмена устройства, второй и третий входы блока управления соединены с выходами запроса внешнего устройства и оперативной памяти соответственно, при этом П1.гходы первого и второго счетчиков соединены с первым и вторым входами узла сравнения соответственно, выход которого соединен с информационным входом блока определения режима работы, выходы разрешения записи и считывания которого соединены с четвертым и пятым входами блока управления соответственно , третий выход которого соединен с синхровходом блока определения режима работы, вход переполнения которого соединен с выходом блока определения переполнения, первый и втоi рой информационные входы которого (Л соединены с выходами переполнения первого и второго счетчиков соответственно , четвертый, пятый, шестой, седьмой, восьмой и девятый выходы блока управления соединены с первым и вторым входами записи, первым и вторым входами чтения, первым и вторым входами разрешения вьщачи бло00 ка памяти соответственно, при этом о со о блок управления содержит генератор импульсов, два триггера, два элемента И-ИЛИ, четырнадцать элементов И, 00 два элемента ИЛИ и элемент НЕ, причем первый и второй входы первого и второго элементов И-ИЛИ соединены с первыми входами первого, второго, третьего, четвертого, пятого, шестого , седьмого, восьмого элементов И, входом элемента НЕ и являются первым входом и девятым выходом блока управления , третьи входы первого и второго элементов И-ИЛИ образуют второй вход блока управления, четвертые входы первого и второго элементов ИИЛИ образуют третий вход блока управ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 Г 06 > 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H AB T0PCHOMY CBHQETEJlbCTB Y.

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2 1) 3728553/24-24 (22) 16.04.84 (46) 23.09.85. Вюл. Р 35 (72) А.Я.Вайзман., В.И.Качков и Л ° В. fpxoRcKHx (53) 68 1.325(088.8) (56) Патент СИА Р"- 3643221, кл. 340-172.5, опублик. 1970.

Авторское свидетепьство СССР

Р 691830, кл. Г 06 Е 3/04, 1977. (54) (57) 1. УСТРОЙСТВО ДЛЯ ОВ11ЕHA

ДАННЫМИ МЕЖДУ ОЛЕРАТИВНОЙ ЛАМЯТЬН)

И ВНЕШНИМ УСТРОЙСТВОМ, содержащее узел сравнения, блок памяти и два счетчика, причем первый и второй информационные входы †выхо блока памяти соединены соответственно с информационными шинами оперативной памяти и внешнего устройства, выходы первого и второго счетчиков соединены с первым и вторым адресными входами блока памяти соответственно, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены блок определения переполнения, блок определения режима работы, блок управления, причем первый и второй выходы блока управления соединены со счетными входалч и вто— рого счетчиков и управляющими входами оперативной памяти и внешнего устройства соответственно, управляющий вход блока определения переполнения соединен с. первым входом блока управления и является входом выбора направления обмена устройства, второй и третий входы блока управления соединены с выходами запроса внешнего устройства и оперативной памяти

ÄÄSUÄÄ 1180908 А соответственно, при этом выходы первого и второго счетчиков соединены с первым и вторым входами узла сравнения соответственно, выход которого соединен с информационным входом блока определения режима работы, выходы разрешения записи и считывания которого соединены с четвертым и пятым входами блока управления соответственно, третий выход которого соединен с синхровходом блока определения режима работы, вход переполнения которого соединен с выходом блока определения переполнения, первый и второй информационные входы которого соединены с выходами переполнения первого и второго счетчиков соответственно, четвертый, пятый, шестой, седьмой, восьмой и девятый выходы блока управления соединены с первым и вторым входами записи, первым и вторым входами чтения, первым и вторым входами разрешения выдачи блока памяти соответственно, при этом блок управления содержит генератор импульсов, два триггера, два элемента И-ИЛИ, четырнадцать элементов И, два элемента ИЛИ и элемент НЕ, причем первый и второй входы первого и второго элементов И-ИЛИ соединены с первыми входами первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого элементов И, входом элемента НЕ и являются первым входом и девятым выходом блока управления, третьи входы первого и второго элементов И-ИЛИ образуют второй вход блока управления, четвертые входы первого и второго элементов ИИЛИ образуют третий вход блока управ—

1180908 ления, первые входы девятого и деся того элементов И являются четвертым и пятым входами блока управления соответственно, выходы первого и второго элементов ИЛИ являются первым и вторым выходами блока управления соответственно, первый выход генератора импульсов соединен с синхровходами первого и второго триггеров и является третьим выходом блока управления, выходы первого, второго, седьмого, восьмого элементов И и элемента НЕ являются четвертым, пятым, шестым, седьмым, восьмым выходами блока управления соответственно, при этом в блоке управления выход первого элемента И-ИЛИ соединен с вторым входом девятого элемента И, выход которого соединен с информационным входом первого триггера, единичный выход которого соединен с первыми входами одиннадцатого и двенадцатого элементов И, выход которого соединен с вторыми входами третьего и четвертого элементов И, вьгсод которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом пятого элемента И, второй вход которого соединен с выходом тринадцатого элемента И и вторым входом шестого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, нулевой выход первого триггера соединен с третьим входом девятого элемента И, выход второго элемента ИИЛИ соединен с вторым входом десятого элемента И, выход которого соединен с информационным входом второго триггера, единичный выход которого соединен с первыми входами тринадцатого и четырнадцатого элементов И, выход которого соединен с вторыми входами седьмого и восьмого элементов И, нулевой выход второго триггера соединен с третьим входом десятого элемента И, второй выход генератора импульсов соединен с вторыми входами четырнадцатого и одиннадцатого элементов И, выход которого соединен с вторыми входами первого и второго элементов И, третий выход генератора импульсов соединен с вторыми входами двенадцатого и тринадцатого элементов И.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок определения переполнения содержит два элемента И-ИЛИ и триггер, причем первый и второй входы первого и второго элементов И-ИЛИ являются управляющим входом блока определения переполнения, третьи и четвертые входы первого и второго элементов И-ИЛИ являются первым и вторым информационными входами блока определения переполнения, выход триггера является выходом блок определения переполнения, при этом в блоке определения переполнения единичный и нулевой входы триггера соединены с выходами первого и второго элементов И-ИЛИ соответственно.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок определения режима работы содержит триггер и два элемента И-ИЛИ, причем информационный и синхронизирующий входы триггера являются информационным и синхронизирующим входами блока определения режима работы соответственно, первые входы первого и второго элементов И-ИЛИ являются входом переполнения блока определения режима работы, выходы первого и второго элементов И-ИЛИ являются выходами разрешения записи и считывания блока определения режима работы соответственно, при этом в блоке определения режима работы единичный выход триггера соединен с вторыми входами первого и второго элементов И-ИЛИ, третьи входы которых соединены с нулевым выходом триггера.

1180908

Изобретение относится к вычислительной технике, в частности к устройствам для обмена данными и может быть использовано в качестве буфера данных в каналах ввода-вывода ЭВМ.

Целью изобретения является повышение быстродействия устройства.

На фиг. 1 представлена блок-схема устройства для обмена данными; на фиг. 2 — блок определения переполне- 10 ния; на фиг. 3 — блок определения режима работы; на фиг. 4 — блок управления; на фиг. 5 — блок памяти; на фиг. 6 — временная диаграмма работы устройства в режиме передачи дан- 15 ных из внешнего .устройства (ВУ) в оперативную память (ОП).

Устройство для обмена данными содержит первый 1 и второй 2 счетчики, блок 3 памяти, узел 4 сравнения, блок 5 определения режима работы, блок 6 определения переполнения, блок 7 управления, входы 8-10 устройства, входные-выходные шины 11 и 12 устройства, выходы 13 и 14 устройст- 25 ва, входы 15-18 блоков 3 и 6, выход 19 узла сравнения, выходы 20 и 21 блока определения режима работы, выходы 22-29 блоков 6 и 7 °

Блок 6 определения переполнения 30 предназначен для определения момента заполнения блока 3 памяти данными и содержит первый 30 и второй 31 элементы И-ИЛИ и триггер 32.

Блок 5 определения режима рабо- З5 ты (фиг. 3) предназначен для выработки сигналов, разрешающих запись байтов данных в блок 3 памяти или чтение данных из него. Блок 5 содержит триггер 33, первый 34 и вто- 40 рой 35 элементы И-ИЛИ.

Блок 7 управления предназначен для управления работой устройства и содержит первый 36 и второй 37 элементы И-ИЛИ, первый 38 и второй 3945 триггеры, генератор 40 импульсов, девятый 4 1, десятый 42, одиннадцатый 43, двенадцатый 44, тринадцатый 45, четырнадцатый 46, первый 47, второй 48, третий 49, четвертый 50, 50 пятый 51, шестой 52, седьмой 53, восьмой 54 элементы И, второй 55 и первый 56 элементы ИЛИ, элемент НЕ 57, выходы 58 и 59 генератора 40 импульсов ° 55

Блок 3 памяти предназначен для временного хранения байтов данных, поступающих в него по первой 11 или второй 12 входной-выходной шинам устройства, реализован на микросхеме К1800РП6 и содержит первый 60 и второй 61 усилители считывания, первый 62 и второй 63 регистры, первый 64 и второй 65 формирователи записи, матрицу 66 памяти двойного доступа, первый 67 и второй 68 формирователи шин. Первый 15 и второй 17 входы блока соединены соответственно с первым и вторым входами матрицы 66 памяти. Третий 24 и четвертый 25 входы блока соединены с вторыми входами соответственно второго 65 и первого 64 формирователей записи, выходы которых соединены соответственно с четвертым и третьим входами матрицы 66 памяти. Пятый 26 и шестой 27 входы блока соединены с вторыми в;;одами соответственно первого 62 и второго 63 регистров, выходы которых соединены с вторыми ° входами соответственно первого 67 и второго 68 формирователей шин.

Седьмой 28 и восьмой 29 входы блока соединены с первыми входами соответственно второго 68 и первого 67 формирователей шин. Выход первого формирователя 67 шин соединен с первым входом первого формирователя 64 записи и с первой входной-выходной шиной 11 блока. Выход формирователя 68 шин соединен с первым входом второго формирователя 65 записи и с второй входной-выходной шиной 12 блока. Первый и второй выходы матрицы 66 памяти соединены с входами соответственно первого 60 и второго 6.1 усилителей считывания, выходы которых соединены с первыми входами соответственно первого 62 и второго 63 регистров.

Устройство для обмена данными работает следующим образом.

Устройства, обменивающиеся информацией, например ОП и ЗУ, используют двухадресный блок 3 памяти для временного хранения передаваемых данных. Первая входная-выходная шина 11 и первый счетчик 1 используются оперативной памятью соответственно для записи-считывания данных и для адресации блока 3 памяти. Вторая входная-выходная шина 12 и второй счетчик 2 используются аналогично внешним устройством.

Таким образом, и ОП и BY могут считать и писать данные в блок 3 па1180908

25 мяти опновременно по.рлзным адресам и шинам независимо друг от друга.

Причем, если одна шина работает в режиме записи, то вторая шина в режиме чтения. 5

Режим работы шин 11 и 12 (запись или чтение) определяет сигнал выбора направления передачи данных, поступающий через первый вход 8 устройства иа информационный вход блока 6 10 определения переполнения и первый вход блока 7 управления. Единичное значение этого сигнала определяет направление передачи данных из BY в OH. При этом первая шина 11 15 у"rpîéñòâà работает в режиме чтения, ;,,-.я шина 1? — в режиме записи.

При .- том блок 7 управления вырабатывает иа своем девятом выходе 29 сигнлл, поступающий на второй вход раз- 20 реше н я выдачи блока 3 памяти и разрешающий выдачу содержимого первого регистра 62 блока 3 памяти на шину 11.

1!улевое значение сигнала на первом входе 8 устройства определяет направление передачи данных из ОП в ВУ, При этом первая шина 11 устройствл работает в режиме записи, л вторая шина 12 — в режиме чтения.

1!ри этом блок 7 управления выраба- 30 тыглет на своем восьмом выходе 28 си: нлл, поступающий на первый вход разрешения выдачи блока 3 памяти и разрешающий выдачу содержимого второго регистра 63 блока 3 памяти э5 на шину 12, Рассмотрим работу устройства, например, в режиме передачи данных иэ БУ в ОП. IIo запросу, поступающему иэ BY через вход 9 запроса устрой-40 ства на второй вход блока 7 управления при наличии на выходе 20 сигнала разрешения записи, вырабатываемого блоком 5 разре ения записи-чте-. ния и поступающего на четвертый 45 вход блока 7 управления, блок 7 вырабатывает на выходе 24 сигнал записи информации с шины 12, по которому информация с шины 12 записывается в блок 3 памяти по адресу, поступаю- 50 щему с входа 17 счетчика 2 на второй адресный вход блока 3 памяти. .После этого блок 7 управления вырабатывает сигнал модификации адреса, но которому содержимое счетчика 2 55 увеличивается на +1. Одновременно сигнал модификации адреса поступает на второй управляющий выход 14 устройства, сообщая ÂY, что данные приняты в устройство и их можно сни. мать с шины 12. Аналогичным образом в блок 3 памяти записываются следующие байты данных.

Параллельно с процессом записи данных в блок 3 памяти по запросам из ОП происходит процесс считывания записанных данных иэ блока 3 памяти и передачи их в ОП. Запрос иэ ОП поступает через вход 10 запроса устройства на третий вход блока 7 управления. Блок 7 управления при наличии на выходе 21 сигнала разрешения чтения, вырабатываемого блоком 5 определения чтения-записи и поступающего на пятый вход блока 7 управления, вырабатывает на выходе 26 сигнал чтения данных на шину 11, по которому в первый регистр 62 блока 3 памяти заносится информация из ячейки матрицы 66 памяти, адг с которой определяется содержимым счетчика 1, поступающим на первый адресный вход 15 блока 3 памяти. Содержимое регистра 11 передается на шину 11.

После этого блок 7 управления выра-. батывает сигнал модификации адреса, по которому содержимое счетчика 1 увеличивается на + 1. Одновременно сигнал модификации адреса поступает на первь1й управляющий выход 14 устройства, сообщая ОП, что на ши не 11 находятся данные, которые можно записать в ОП. Аналогичным образом из. блока 3 памяти сччтываются остальные байты данных, ранее записанные в него с шины 12.

В режиме передачи данных из ОП в BY по запросам, поступающим на вход 10 запроса устройства из ОП, блок 7 управления вырабатывает на своем пятом выходе 25 сигналы записи информации с шины 11, по которым информация с шины 11 записывается в блок 3 памяти по адресу, поступающему с выхода счетчика 1 на первый адресный вход блока 3 памяти.

По запросам, поступающим на вход 9 запроса устройства иэ Ву, блок 7 управления вырабатывает на своем седьмом вь.ходе 27 сигналы чтения данных на шину 12, по которым во второй регистр 63 блока 3 памяти заносится информация из ячейки матрицы 66 памяти, адрес которой определяется содержимым счетчика 2, 1180908

15

35 поступающим на второй адресный вход 1 7 блока памяти.

Модификация счетчиков 1 и 2 и выработка ответных сигналов на выходах 13 и 14 в ОП и в BY производит- 5 ся так же, как и в режиме передачи данных из ВУ в OTI;

В начальный момент времени содержимое счетчиков 1 и 2 равно нулю.

Разрядность счетчиков такова, что по достижении переполнения они вновь адресуют нулевую ячейку 3 памяти.

Блок 6 определения переполнения устанавливает на выходе 22 сигнал переполнения в тот момент времени, когда счетчик, адресующий ячейку памяти, в которую производится запись данных, вырабатывает сигнал переполнения. Сигнал переполнения сбрасывается в тот момент времени, когда счетчик, адресующий ячейку памяти, из которой производится считывание данных, вырабатывает сигнал переполнения.

Блок 5 определения режима работы для выработки сигналов разрешения записи и разрешения чтения анализирует сигналы на выходах 19 и 22 с выходов узла 4 сравнения и блока 6 определения переполнения для предот30 вращения записи данных в занятую ячейку и чтения данных из пустой ячейки блока 3 памяти, При этом возможны три ситуации (фиг. 6).

Ситуация 1. Адрес считывания не равен адресу записи, т.е. обращение к блоку 3 памяти для записи и считывания производится по разным адресам. В этом случае на выходе 19 узла 4 сравнения сигнал отсутствует 40 и блок 5 определения режима работы вырабатывает на выходе 20 сигнал разрешения записи и на выходе 21 сигнал разрешения чтения независимо от состояния выхода 22 блока 6 определе45 ния переполнения, позволяя одновременно записывать данные в блок 3 памяти и считывать из него ранее записанные данные.

Ситуация 2. Адрес записи равен адресу считывания (имеется единичный сигнал на выходе 19 узла 4 сравнения) и отсутствует сигнал на выходе 22 блока 6 переполнения. Это означает, что все данные, ранее записанные в блок 3 памяти, уже прочитаны из него. Поэтому блок 5 определения режима работы вырабатывает в этом случае только сигнал разрешения записи.

Ситуация 3. Адрес записи равен адресу считывания (имеется единичный сигнал на выходе 19 узла 4 сравнения) и присутствует единичный сигнал на выходе 22 блока 6 переполнения. Это означает, что блок 3 памяти полностью заполнен данными и записывать новые данных некуда. В этом случае блок 5 определения режима работы вырабатывает только сигнал разрешения считывания.

В первой ситуации (фиг. 6) при наличии сигналов разрешения записи 20 и разрешения чтения 21 и появлении запросов 9 и 10 по синхроимпульсу 23 устанавливаются в единичное состояние триггер 38 режима записи и триггер 39 режима чтения. Блок 7 управления в ответ на установку триггера 38 выдает сигнал 24 записи информации с шины 12 в матрицу 66 памяти и сигнал 14 для модификации второго счетчика 2 на +1 и сброса обслуженного запроса 9, а по триггеру- 39 — сиг- . нал 26 чтения информации на шину 11 и сигнал 13 для модификации первого счетчика 1 на +1 и сброса запроса 10.

Во второй ситуации в единичное состояние устанавливается только триггер 38 режима записи, а триггер 39 режима чтения не устанавливается, так как отсутствует сигнал 21 разрешения чтения. В результате обслуживания запроса 9 сбрасывается сигнал 19, так как адреса становятся различными и появляется сигнал 21 разрешения чтения, позволяя установить триггер 39 режима чтения для обслуживания запроса 10.

В третьей ситуации первым обслуживается запрос 10, а затем запрос 9.

Блок 6 определения переполнения работает следующим образом. В режиме передачи данных из BY в ОП (единичный сигнал на входе 8 блока) по сигналу переноса из счетчика 2, поступающему на вход 18 блока, устанавливается триггер 32, вырабатывая сигнал 22 переполнения. По сигналу переноса из счетчика l поступающему на вход 16 блока, триггер 32 сбрасывается и сигнал 22 переполнения снимается.

В режиме передачи данных из ОП в ВУ (отсутствие единичного сигнала на входе 8 блока) триггер 32 устанавливается по сигналу переноса

1180908 из счетчика 1, поступающему на вход 16 блока, а сбрасывается по сигналу переноса из счетчика 2, поступаю.цему на вход 18 блока.

Блок 5 опредепения режима работы работает следующим образом. При отсутствии сигнала равенства адресов, поступающего на вход 19 блока, по заднему фронту синхросигнала выра10 батываемого блоком 7 управления и поступающего на выход 23 блока, триг-, гер 33 устанавливается в нулевое состояние. IIo нулевому состоянию триггера 33 элементы И-ИЛИ 34 и 35

15 вырабать|вают сигналы разрешения записи и разрешения чтения, поступающие на выход блока. Таким образом, если адреса записи и чтения не рав— ны, разрешается одновременное обра—

20 ьцение к блоку 3 памяти и одновременное выполнение операций чтения и записи.

При наличии сигнала равенства адресов на входе 19 блока по перед— нему фронту синхросигнала, поступающего на вход 23 блока, устанавливается триггер 33. По установленному триггс.ру 33 и наличию сигнала пере— полнения, поступающего на вход бло—

30 ка, вырабатывается только сигнал 21 разрешения чтения„ По установленному триг1 еру ЗЗ и отсутствию сигнала пе— реполнения вырабатывается только сигнал 20 разрешения записи.

Блок 7 управления работает следую- З5 щим образом. В режиме передачи данных из BY в ОП (единичный сигнал на входе 8 блока) вырабатывается сигнал 29 разрешения выдачи информации на шину 11. Лри наличии запроса, приходящего из ВУ на вход 9 блока, и сигнала разрешения записи, приходящего на вход блока, по синхросигналу 23 устанавливается триггер 38.

Одновременно синхросигнал 23 поступа1 ет через первый выход блока на синхронизирующий вход блока 5 определения режима работы. По установленному триггеру 38 и синхросигналу 58, вырабатываемому генератором 40 синхроимпульсов, элементы И 43 и 47 вырабатывают сигнал 24 записи информации в блок 3 памяти с шины 12, По синхросигналу 59, вырабатываемому генератором 40 импульсов, элементы И 44, 49 и элемент ИЛИ 55 вырабатывают сигнал 14, по которому модифицируется счетчик 2. Одновременно сигнал 14,поступает в ВУ, сообщая ему, что байт даннь х записан s блок 3 памяти. По этому сигналу ВУ с некоторой задержкой снимает запрос 9, llo следующему синхросигналу 23 сбрасывается триггер 38.

При наличии запроса, приходящего из ОП на вход 10 блока, и при налив чии сигнала разрешения чтения, приходящего на вход 21 блока, устанавливается триггер 39. IIo установленному триггеру 39 и сичхросигналу 58 элементы И 46 и 53 вырабатывают сигнал 26 чтения информации из блока 3 памяти на шину 11. По синхросигналу 59 элементы И 45 и 51 и элемент

ИЛИ 56 вырабатывают сигнал 13, по которому модифицируется счетчик 1.

Одновременно сигнал 13 поступает в ОП, сообщая ей, что байт данных находится на шине 11. По этому сигналу ОП с некоторой задержкой снимает запрос 10. По следующему синхросигналу 23 сбрасывается триггер 39.

В режиме передачи данных из ОП в ВУ (нулевой сигнал на входе 8 бло.ка) на выходе 28 вырабатывается сигнал разрешения выдачи информации на шину 12. При наличии запроса, приходящего из OII на вход 10 блока, и сигнала разрешения записи, приходящего на вход 20, по синхросигналу 23 устанавливается триггер 38.

По установленному триггеру 38 и синхросигналу 58 элементы И 43 и 48 вырабатывают на выходе 25 сигнал записи информации в блок 3 памяти с шины 11. По синхросигналу 59 эле— менты И 44 и 50 и элемент ИЛИ 56 вырабатывают сигнал 13, по которому модифицируется счетчик 1. Одновременно сигнал 13 поступает в ОП, сообщая ей, что байт данных записан в блок 3 памяти.

При наличии запроса, приходящего из ВУ на вход 9, и сигнала разрешения чтения, приходящего на вход 21 блока, по синхросигналу 23 устанавливается триггер 39. По установленному триггеру 39 и синхросигналу 58 элементы И 46 и 54 вырабатывают на выходе 27 чтения информации из блока 3 памяти на шину 12. По синхросигналу 59 элементы И 42 и 52 и элемент

ИЛИ 55 вырабатывают сигнал 14, по которому модифицируется счетчик 2.

Одновременно сигнал 14 поступает в ВУ, 1180908 сообщая ему, что байт данных находится на шине 12.

Блок 3 памяти работает следующим образом. В режиме передачи данных иэ ВУ в ОП на выходе 29 присутствует 5 сигнал разрешения выдачи данных на шину 11 и отсутствует на выходе 28 сигнал разрешения выдачи данных на шину 12. По сигналу, поступающему на выход 24 блока, формирователь 65 эа- 10 писи разрешает запись данных с шины 12 в матрицу 66 памяти двойного доступа по адресу, поступающему на вход 17 блока. Информация из ячейки матрицы 66 памяти двойного доступа, адрес которой поступает на вход 15 блока, через усилитель 60 считывания поступает на вход регистра 62 и по сигналу, поступающему на вход 26 блока, записывается

20 в регистр 62. Затем из регистра 62 через формирователь 67 шин информация поступает на шину 11.

В режиме передачи данных иэ ОП в ВУ на выходе 28 присутствует сигнал и на выходе 29 отсутствует. По сигналу, поступающему на вход 25 блока формирователь 64 записи разрешает запись данных с шины 11 в матрицу 66 памяти двойного доступа по 30 адресу, поступающему на вход 15 блока. Информация из матрицы 66 памяти двойного доступа, адрес которой поступает на вход 17 блока, через усилитель 61 считывания поступает на вход регистра 63 и по сигналу, поступающему на вход 27 блока, записывается в регистр 63. Затем из регистра 63 через формирователь 68 шин информация поступает на шину 12.

Особенностью блока 3 памяти является то, что он позволяет одновременно и независимо друг от друга производить обращение к матрице 66 памяти двойного доступа с шин 11 и 12.

Применение данного изобретения позволит повысить пропускную способность блок-мультиплексных или селекторных каналов, так как при выполнении операции ввода данных одновременно записываются в блок памяти байты данных из интерфейса ввода-вывода и считываются из блока памяти в оперативную память ранее записанные данные, а при выполнении операции вывода данных одновременно записываются в блок памяти байты данных из оперативной памяти и считываются иэ блока памяти в интерфейс вводавывода ранее записанные данные.

Кроме того, наличие возможности одновременного обращения к блоку памяти по двум шинам упрощает структуру блока управления. Поэтому затраты оборудования на реализацию данного устройства меньше, чем затраты оборудования на реализацию известного.

1180908

Фиг 3

1180908

Фиг 5

2Э.

22

3В

2×

l3

Ситуация 1 ситуация 2 ипуаиия

Фиг б

Заказ 5927/48 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, R-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r.Ужгород, ул;Проектная, 4

Составитель С.Пестмал

Редактор Т.Кугрышева Техред С.Мигунова Корректор В.Гирняк