Буферное запоминающее устройство с автономным контролем

 

БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ, содержащее блок памяти, блок синхронизации , блок местного управления, блок ввода данных, блок вывода данньпс , коммутатор управления считыванием , коммутатор управления выводом, первую и вторую группы элементов И, группу элементов РШИ, элементы .И с первого по десятый, элементы ИЛИ с первого по восьмой, причем вход сброса устройства соединен с входом блока синхронизации, выходы элементов И первой и второй групп соединены соответственно с первыми и вторыми входами элементов ИЛИ группы , выходь которых соединены с адресными входами блока памяти, вход блока синхронизации является входом сброса устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены элементы 2И-ИЛИ, триггеры записи, триггеры считывания, коммутатор управления сбросом, триггер сброса, триггер стирания, первый и второй триггеры вьшода, триггер готовности, триггер запроса. первый и второй триггеры регистрации , причем вход сброса устройства соединен с первым входом сброса блока ввода данных и прямым входом первого элемента ИЛИ, выход которого соединен с R-входом триггера готовности , первый выход блока синхронизации соединен с первым управляющим входом коммутатора управления считыванием, второй выход - с первым входом первого элемента И, первыми входами синхронизации блока ввода данных, блока вывода данных и блока местного управления, выходы переполнения и контроля которого и первый вход второго элемента ИЛИ являются (Л выходом контроля устройства, третий выход блока синхронизации соединен с управляющим входом коммутатора управления сбросом, вторым входом синхронизации блока местного управления , первым инверсным входом, втог рого элемента И и первыми входами третьего-шестого элементов И, четвертый выход блока синхронизации СХ) соединен с вторым входом синхроо ;D эо низации блока ввода данных, вторым входом пятого элемента И и первьтм входом седьмого элемента И, вькод которого соединен с первыми входасо ми элементов И первой группы, пятый выход блока синхронизации соединен с третьим входом синхронизации блока ввода данных, инверсными управляющими входами коммутатора управления выводом и коммутатора управления считьгоанием, выход которого соединен с первыми входами элементов И второй группы, шестой выход блока синхронизации соединен с первым входом восьмого элемента И

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (l9) (I I) А (5()4 С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

М ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР пО делАм изОБРетений и ОткРытии (21) 3704017/24-24 (22) 06.01.84 (46) 23 ° 09.85. Бюл. № 35 (72) В.М. Свищ, Н.Ф. Сидоренко, А.П. Антоненко, С.П. Кирсанов, А.Е. Горбель, Г.Н. Тимонькич, С.Н. Ткаченко и В.С. Харченко (53) 681.327(088.8) (56) Авторское свидетельство СССР

¹ 985779, кл. С 09 F 3/12, 1976.

Авторское свидетельство СССР № 964639, кл. С 06 F 9/22, 1981. (54)(57) БУФЕРНОЕ ЗАПОМИНАКФЦЕЕ

УСТРОИСТВО С АВТОНОМНЫМ КОНТРОЛЕМ, содержащее блок памяти, блок синхронизации, блок местного управления, блок ввода данных, блок вывода данных, коммутатор управления считыванием, коммутатор управления выводом, первую и вторую группы элементов

И, группу элементов ИЛИ, элементы .И с первого по десятый, элементы

ИЛИ с первого по восьмой, причем вход сброса устройства соединен с входом блока синхронизации, выходы элементов И первой и второй групп соединены соответственно с первыми и вторыми входами элементов ИЛИ группы, выходь(которых соединены с адресными входами блока памяти, вход блока синхронизации является входом сброса устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устройства, в него введены элементы 2И-ИЛИ, триггеры записи, триггеры считывания, коммутатор управления сбросом, триггер сброса, триггер стирания, первый и второй триггеры вывода, триггер готовности, триггер запроса, первый и второй триггеры регистрации, причелг вход сброса устройства соединен с первым входом сброса блока ввода данных и прямым входом первого элемента ИЛИ, выход которого соединен с R-входом триггера готовности, первый вьгход блока синхронизации соединен с первым управляющим входом коммутатора управления считыванием, второй выход — с первым входом первого элемента И, первыми входами синхронизации блока ввода данных, блока вывода данных и блока местного управления, выходьг переполС2 кения и контроля которого и первыи щ вход второго элемента ИЛИ являются выходом контроля устройства, третий выход блока синхронизации соединен ( с управляющим входом коммутатора управления сбросом, вторым входом синхронизации блока местного управления, первым инверсным входом второго элемента И и первыми входами третьего-шестого элементов И, чет- . вертый выход блока синхронизации соединен с вторым входом синхронизации блока ввода данных, вторым входом пятого элемента И и первым входом седьмого элемента И, выход которого соединен с первыми входами элементов И первой группы, пятый выход блока синхронизации соединен с третьим входом синхронизации блока ввода данных, инверсными управляющими входами коммутатора управления выводом и коммутатора управления считыванием, выход которого соединен с первыми входами элементов И второй группы, шестой выход блока синхронизации соединен с первым входом восьмого элемента И

1180983 и вторым инверсным входом второго элемента И, выход которого соединен с прямым управляющим входом коммутатора управления выводом, седьмой выход блока синхронизации соединен с первым входом девятого элемента И, выход которого соединен с входом считывания блока памяти, восьмой выход блока синхронизации соединен с вторыми входами седьмого и девятого элементов И, вторым входом сброса блока ввода данных и первым входом третьего элемента ИЛИ, выход которого соединен с К-входом триггера запроса, первым входом четвертого элемента ИЛИ и входом сброса блока вывода данных, девятый выход блока синхронизации соединен с вторым управляющим входом коммутатора управления считыван."ем, R-входом триггера стирания, вход сброса устройства .соединен с R-входом триггера сброса, с -первым входом пятого элемента ИЛИ и входом сброса блока местного управления, выход регистрации переполнения которого соединен с информационным входом блока вывода данных, десятый выход блока синхронизации соединен с J-входами триггеров записи, триггеров считывания, входом снятия переполнения блока местного управления и J-входом триггера стирания, единичный выход которого соединен с прямым входом десятого элемента

И и третьим входом седьмого элемента И, группа информационных входов устройства соединена с группой информационных входов блока ввода данных, группа информационных выходов и выход наличия данных которого соединены соответственно с группой информационных входов блока памяти и четвертым входом седьмого элемента И, выход первого элемента И соединен с третьим входом девятого элемента И и входом обращения блока памяти, группа выходов которого соединена с группой информационных входов блока вывода данных, первый информационный выход блока вывода данных соединен с информационным входом блока местного управления и первым информационным входом коммутатора управления считыванием, группа информационных выходов и второй информационный выход блока вы,вода данных соединены соответственно с группой информационных выходов устройства и вторым входом четвертого элемента И, выход которого . соединен с J- и С-входами триггера запроса, выход которого соединен с первым информационным входом коммутатора управления выводом, инверсным входом четвертого элемента И, выходом запроса группы управляющих выходов устройства и инверсным входом четвертого элемента ИЛИ, выход которого соединен с R-входами первого и второго триггеров управления выводом, выход первого триггера управления выводом соединен с третьим входом синхронизации блока местного управления, вторым входом синхронизации блока вывода данных, вторым информационным входом коммутатора управления выводом и вторым входом восьмого элемента И, выход которого соединен с выходом маркера данных группы управляющих выходов устройства, J- и С-входами второго триггера управления выводом, единичный выход второго триггера управления выводом соединен с третьим информационным входом коммутатора управления выводом, нулевой выход ,второго триггера управления выводом соединен с третьим входом восьмого элемента И и четвертым информационным входом коммутатора управления выводом, выход которого соединен с

J, С- и R-входами первого триггера управления выводом, К-входы второго триггера управления выводом, триггера стирания, триггера готовности, триггера запроса, первого и второго триггеров регистрации, триггеров записи и триггеров считывания соединены с шиной нулевого потенциала, вход разрешения регистрации устройства соединен с инверсным входом первого элемента ИЛИ и вторым входом третьего элемента И, выход которого соединен с 3- и С-входами триггера готовности, выход которого соединен с инверсным входом третьего элемента И,.третьим входом четвертого элемента И, вход запрещения регистрации устройства соединен с .R-входами первого и второго триггеров регистрации и третьим входом пятого элемента И, выход которого соединен с J- и С-входами первого триггера регистрации, выходы пер- вого и второго триггеров регистрации соединены соответственно с вторым и третьим входами шестого 1180983 элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ и J- и С-входами второго триггера регистрации, нулевой выход триггера стирания памяти соединен с вторым информационным входом коммутатора управления считыванием и вторым входом второго элемента

ИЛИ, выход которого является установочным выходом устройства и соединен с первыми информационными входами элементов 2И-ИЛИ, единичные выходы триггеров записи соединены с группой информационных входов блока местного управления и входами шестого элемента ИПИ, выход которого соединен с инверсными входами седьмого элемента ИЛИ и десятого элемента И, а также с третьим информационным .входом коммутатора управления считыванием, выход каждого элемента И первой группы соединен с С-входом одноименного триггера записи, нулевой выход которого соединен с вторым входом одноименного элемента И первой группы, единичный выход каждого триггера записи, кроме последнего, соединен с третьим входом последующего элемента И первой группы и вторым информационным входом последующего элемента 2И-ИЛИ, единичный выход последнего триггера записи соединен с вторым информационным входом первого элемента 2И-ИЛИ и прямым входом седьмого элемента

ИЛИ, выход которого соединен с третьим входом первого элемента И перИзобретение относится к цифровой вычислительной технике и может быть использовано в системах обработки информации и контрольно-роверочных комплексах в качестве быстродействующих устройств, осуществляющих хранение, управление и контроль данных перед выдачей их на регистрацию»

Целью изобретения является повы- 10 шение быстродействия и расширение области применения устройства. вой группы, выходы элементов И второй группы соединены с первыми управляющими входами элементов

2И-ИЛИ, выходы которых соединены с R-входами соответствующих триггеров записи, выход каждого элемента

И второй группы соединен с С-входом одноименного триггера считывания, нулевой выход которого соединен с вторым входом одноименного элемента И второй. группы, единичный выход каждого триггера считывания, кроме последнего, соединен с третьим входом последующего элемента И второй группы, а также с вторым управляющим входом одноименного элемента 2И-ИЛИ, единичный выход. последнего триггера считывания соединен с вторым управляющим входом последнего элемента 2И-ИЛИ и". первым информационным входом коммутатора управления сбросом, выход которого соединен с J, С- и К-входами триггера сброса, выход которого соединен с вторым информационным входом коммутатора управления сбро сом и вторым входом пятого элемента

ИЛИ, выход десятого элемента И соединен с третьим входом пятого элемента ИЛИ, выход которого соединен с R-входами триггеров считывания, выходы элементов И второй группы соединены с входами восьмого элемента ИЛИ, выход которого соединен с вторым входом первого элемента

И, выход последнего элемента И второй группы соединен с С-входом триггера стирания.

На фиг. 1-3 приведена функциональная схема устройства на фиг. 4— ,функциональная схема блока синхронизации; на фиг. 5 — функциональная схема блока ввода данных; на фиг. фиг. 6 — функциональная схема блока вывода данных на фиг. 7-9— временная диаграмма работы устройства; на фиг. 10 — функциональная схема (а) и временная диаграмма (б) работы блока сброса, входящего в блок синхронизации.

1180983 4

Устройство содержит (фиг. 1-3) блок 1 памяти, блок 2 синхронизации, блок 3 местного управления, блок 4 ввода данных, блок 5 вывода данных, коммутатор 6 управления считыванием, коммутатор 7 управления выводом, коммутатор 8 управления сбросом, элементы 2И-ИЛИ 9 -9,, триггеры 10 -10> записи, триггеры

11, -11„ считывания, триггер 12 сброса, триггер 13 стирания, первый 14, второй 15 триггеры вывода, триггер 16 готовности, триггер

17 запроса, первый 1.8 и второй 19 триггеры регистрации, первую ?О и вторую 2 1 группы элементов И, первый 22, второй 23, третий 24, четвертый 25, пятый 26, шестой 27, седьмой 28, восьмой 29, девятый 30 и десятый 31 элементы И, ггуппу элементов ИЛИ 32, первый 33, второй 34, третий 35, четвертый 36, пятый 37, шестой 38, седьмой 39 и восьмой 40 элементы ИЛИ.

Кроме того, блок 3 местного управления содержит коммутатор 41 сигнала переполнения, первый 42 триггер переполнения, второй триггер 43 переполнения, триггер 44 сигнализации, одиннадцатый 45, двенадцатый 46 и тринадцатый 47 элементы И, светодиод 48 и кнопку

49 снятия переполнения, группу 50 информационных входов устройства, вход 51 сброса устройства, вход 52 запрещения регистрации, вход 53 разрешения регистрации, группу 54 информационных выходов, выход 55 контроля, выход 56 обнуления, группу 57 управляюдих выходов, состоящую из выхода 57 маркера данных и выхода 572 запроса, выходы 58-64 синхронизации блока 2 синхронизации, выходы 65 и 66 сброса блока 2 синхронизации, выход 67 логической единицы блока синхронизации, выходы 681-68 „ триггеров записи, выходы 69 -69п элементов И первой группы 20 элементов И, выходы 70 1-70 элементов И второй группы 21, группу 711-71 информационных выходов блока 4 ввода, выход 72.наличия данных блока 4 ввода, выходы 73 73п блока 1 памяти, первый информационный выход 74 блока 5 вывода, второй информационный выход 75 блока 5 вывода, выход 76 первого триггера 14 вывода, выход 77 элемента

ИЛИ 39, выход 78 регистрации переполнения.

Блок 2 (фиг. 4) содержит генератора 79 тактовых импульсов, счетчики 80-85, блок 86 сброса, четырнадцатый элемент И 87 и генератор 88 единицы.

Блок 4 ввода данных (фиг. 5) содержит регистр 89, триггеры 9092,. элементы И 931-93 1 элементы

И с пятнадцатого по восемнадцатый, девятый 98 и десятый 99 элементы

ИЛИ.

Блок 5 (фиг. 6) содержит регистр

100, триггер 101, группу элементов

И 102, девятнадцатый элемент И 103, одиннадцатый 104 и двенадцатый t05 элементы ИЛИ и элемент HE 106, . На временной диаграмме (фиг. 79), описывающей работу устройства, нумерация сигналов соответствует номерам выходов элементов, либо номерам элементов, с выходов которых они снимаются в соответствии с обозначениями, принятыми на функциональной схеме устройства (фиг. 1-3) °

Блок 86 сброса (фиг. 10 а) содержит счетчик 107, триггеры 108 и 109, двадцатый элемент И 110. На фиг. 10б приведена временная диаграмма работы блока 86 сброса, обозначения на которой соответствуют принятым на фиг. 10 а.

Рассмотрим функционирование устройства.

После подачи питания на устройство начинается процесс его установки в исходное состояние. Для этого на его вход 51 подается сигнал общего сброса, который приводит в исходное состояние счетчики 80-85, блок 86 сброса, триггеры 11 считывания, триггер 12 сброса, первый триггер 42 переполнения, триггер

16 готовности и триггер 91. После снятия сигнала сброса со входа

51 устройства начинается режим автоматического сброса устройства.

Блок 86 сброса вырабатывает на выходах 65 и 66 блока 2 сигналы сброса (см. временную диаграмму на фиг. 10б) . Одновременно в блоке 2 начинают вырабатываться тактовые импульсы на выходах 58-64 в соответствии с временной диаграммой, приведенной на фиг. 7-9.

1180983

Сигнал сброса на выходе 65 блока 2 устанавливает в исходное состояние регистр 89, триггеры 14-17, регистр 100. Сигнал сброса на выходе 66 блока 2 устанавливает в ноль триггер 13 и разрешает работу коммутатора 6, Триггер 13 сигналом с инверсного выхода через элемент

ИЛИ 34 разрешает прохождение сигналов сброса через элементы 9 на триггеры 10 и открывает коммутатор

6. Через последний проходят тактовые импульсы с выхода 58 блока 2, которые последовательно очищают блок 1 памяти, считывая информацию из всех его ячеек и приводят в исходное состояние триггеры 10. При этом триггеры 11 устанавливаются в единичное состояние. После срабатывания последнего триггера 11 сигнал с его выхода поступает на коммутатор 8, который, управляя триггером 12, приводит в исходное состояние все триггеры 11. Одновременно сигнал с единичного выхода последнего триггера 11 поступает на вход С триггера 13 и задним фронтом переводит его в единичное сосгояние, который открывает элемент

И 28 и коммутатор 6 переводит в рабочий режим. На этом режим установки исходного состояния заканчивается и устройство переходит в рабочий режим.

Устройство находится в режиме ожидания до момента поступления данных на группу 50 информационных входов, которые поступают на входы блока 4 ввода. Поступившие данные записываются в регистр 89. После этого триггер 92, контролирующий поступление данных в блок 4 ввода, переключается в единицу, разрешает выдачу поступивших данных на выходы 71 блока 4 и выдает единичный сигнал на его выход 72.

Сигнал с выхода 72 блока 4 поступает на вход элемента И 28 и разрешает прохождение тактового импульса с выхода 61 блока 2 через элементы И 28 и И 20 на вход С триггера 10» и первый адресный вход блока 1 памяти. В результате этого данные, находящиеся в блоке 4 ввода, будут записаны в первую ячейку памяти блока 1. По заднему фронту

;актового импульса на выходе 62 блока 2 триггер 92 возвращается в исходное состояние и по заднему фронту импульса на его выходе переключится в единичное состояние триггер 91. Последний формирует сигнал сброса, который приводит в исходное состояние регистр 89 и тем самым подготовляет. его к очередному приему данных. После этого

1: 5!

О данных из первой ячейки блока 1 па55 мяти.

Под воздействием указанных сигналов происходит считывание данных по очередному тактовому импульсу с выхода 59 блока 2 срабатывает триггер 90, который возвращает триггер 91 в исходное состояние, 15 после чего выходным сигналом триггера 91 он сам будет возвращен в исходное состояние. После этого блок 4 ввода готов к очередному приему данных.

20 Триггер 10<, сработав, зафиксирует факт записи данных в первую ячейку и разрешает запись данных во вторую ячейку. Одновременно на выходе элемента ИЛИ 38 появляется

25 единичный сигнал, информирующий о наличии данных в блоке 1 памяти устройства.

При очередном поступлении данных в блок 4 ввода на его выходе 72

30 появляется единичный сигнал, по которому будет сформирован сигнал на выходе элемента И 202 и осуществ.— лена запись данных во вторую ячейку блока 1 памяти. Триггер 20 > сработав, разрешает запись очеред-ной порции данных третью ячейку блока 1 памяти. Таким образом. в устройстве осуществляется приоритет записи данных в свободную ячейку блока 1 памяти, имеющую меньший порядковый номер. После записи данных в ячейку с номером 12 выходным сигналом последнего триггера 10 че-! рез элемент ИЛИ 39 будет разрешена

45 запись данных в первую ячейку при условии, что к этому моменту из нее произведены считывание и регистрация данных, записанных ранее.

Единичный сигнал на выходе элемента ИЛИ 38 свидетельствует о наличии данных в памяти и разрешает работу коммутатора 6.

По тактовому имлульсу с выхода

58 блока 2 происходит считывание

1180983

Данные, поступающие в блок 5 вывода, должны быть выданы на выход устройства для их последукнцей регист-З5 рация. При поступлении на вход 53 устройства единичного сигнала, сообщающего о готовности устройства регистрации, открывается элемент

И 24 и очередной тактовый импульс с выхода 60 блока 2 устанавливает триггер 16 в единичное состояние.

Выходной сигнал триггера 16 открывает элемент И 25, через который при наличии единичного сигнала с выхода 75 блока 5 вывода проходит очередной тактовый импульс с выхода

60 блока 2. Этот импульс переключает в единичное состояние триггер

17 запроса, который формирует сигнал запроса регистрации. Этот сигнал разрешает работу коммутатора

7. На его выходе по переднему фронту тактового импульса с выхода 60 блока 2 формируется задний фронт импульса, который переключает в еди.ничное состояние триггер 14. Последний формирует сигнал считывания, из блока 1 памяти в блок 5 вывода.

Одновременно триггер 11 устанавлиf вается в единицу, разрешает считывание данных из второй ячейки блока 1 памяти и сбросит в исходное состояние триггер 101, показывая, что первая ячейка блока 1 памяти свободна, Процессы записи и считывания данных в устройстве разделены во времени. Это достигается тем, что запись данных осуществляется при наличии тактового импульса на выходе 62 блока 2, а считывание данных осуществляется только при отсутствии импульса на выходе 62 блока 2 синхронизации.

После того, как блок 5 вывода освободится и вновь на его выходе

74 будет сформирован единичный сигнал, разрешающий работу коммутатора

6 по очередному тактовому импульсу, на выходе 58 блока 2 будет произведено считывание данных из второй ячейки блока 1 памяти при условии, что они туда были записаны и т.д.

После считываний данных из последней ячейки блока 1 памяти срабатывает коммутатор 8 и триггер 12, которые приводят триггеры 11 считывания в исходное состояние.

30 который открывает элементы И 102 и разрешает выдачу данных из блока

5 на выход 54 устройства для их последующей регистрации. Одновременно сигнал считывания открывает элемент И 29, через который проходит на выход 571 устройства импульс, являющийся маркером, сопровождающим данные, поступившие на выход

54 устройства. Импульс с выхода элемента И 29 переключает в единичное состояние триггер 15, который поступает на коммутатор 7 и элемент

И 29. В результате этого прекращается формирование импульса считывания и маркера данных (см. временную диаграмму фиг. 7-9) .

После начала работы устройства регистрации (не показано) последнее снимает со входа 52 единичный сигнал и тем самым сообщает о занятости устройства регистрации. Этот сигнал сбрасывает триггеры 18 и 19.

По окончании нулевого сигнала на входе 52 устройства срабатывает триггер 18 и на выходе элемента

И 27 формируется импульс, фиксирующий конец регистрации данных. Этот импульс проходит через элементы

ИЛИ 35, 36 и возвращает в исходное состояние триггеры 14-17 и регистр

100. После этого устройство готово к очередному циклу регистрации данных.

Если в процессе функционирования блок 1 памяти устройства заполняется полностью, т ° е. возникает переполнение памяти, на выходе элемента И 45 появляется единичный сигнал, который разрешает установку в единицу триггера 42. Выходной сигнал триггера 42 включает индикацию переполнения, и, пройдя через элемент ИЛИ 34, поступает на выход

56 устройства. Наличие сигнала на выходе 56 устройства сообщает о прекращении приема данных в блок 4 ввода.

Устройство функционирует только в режиме регистрации данных вплоть до полного освобождения блока 1 памяти.

После полного освобождения блока 1 памяти появляется нулевой сигнал на выходе элемента ИЛИ 38, и на выходе элемента И 46 будет сформирован сигнал печати переполнения, 1180983

10 который поступает на входы блока

5 вывода, триггеров 43 и 44. По очередному импульсу считывания с выхода 76 триггера 14 триггер 44 уста5 новится в единичное состояние, и на выход 55 устройства поступает сигнал вызова оператора.

Сигнал регистрации переполнения поступает в блок 5 вывода на элемен- 1О ты ИЛИ 104 и 105, в результате чего в регистр 100 запишется код, специально присвоенный сигналу переполнения блока 1 памяти. Этот код фиксируется устройством регистрации, как и другие данные.. По заднему фронту сигнала регистрации переполнения с выхода элемента И 46 сработает триггер 43, 20 который открывает элемент И 47. Блок

3 возвращается в исходное состояние, только после нажатия оператором кнопки 49 снятия переполнения.

После снятия переполнения устройство возвращается в исходное состояние и готово к приему и регистрации данных.

Таким образом, предлагаемое устройство отличается от известных повышением быстродействия и расширением области применения на основе организации параллельного выполнения процессов записи и считывания данных.

Использование изобретения позволяет строить быстродействующие устройства контроля, управления и буферации данных,.поступаюпщх для регистрации, для систем обработки информации.

1180983

1180983

1180983

1380983

1180983

1!80983

1180983

72

77

70;

Ю

Я7р

1180983

1180983

1 l 80983

"е

Корректор Л. Бескид

Составитель В. Рудаков

Техред.Л.Микеш

Редактор П. Коссей

Заказ 5934/52 Тираж 583

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иссква, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4