Устройство для исправления двухкратных ошибок в блоках передачи и хранения информации

 

УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ .ДВУКРАТНЫХ; ОШИБОК в БЛОКАХ ПЕРЕДАЧИ и ХРАНЕНИЯ ИНФОРМАЦИИ, содержащее входной регистр, первый к второй формиг рователи синдрома ошибки, схему сравнения, регистр ошибок, причем группа информационных и группа контрольных входов устройства соединены соответственно с группой инфоркачг. ционных и группой контрольных разрядов входрюго регистра, группы выходов информационных и контрольных разрядов входного регистра соединены с входами первого формирователя синдрома ошибки, отличающееся тем, что, с целью повышения быстродействия и достоверности передачи данных , в устройство введены блок памяти ошибок , блок коррекции, группа инверторов с управляемым выходом, элемент ИЛИ и триггер ошибки коррекции, причем выход первого формирователя синдрома ошибки соединен с первым входом схемы сравнения, входом контрольного кода блока коррекции и адресным входом блока памяти ошибок, выходы признаков ошибок, ошибок контрольной части сообщения, ошибок информационной части сообщения блока памяти ошибок соединены соответственно с первым информационным входом регистра ошибок, входом признака информационной ошибки и входом признака контрольной ошибки, вход команда чтения устройства соединен с входом разрешения считывания блока памяти ошибок, входом установки нуля контрольной части входного регистра и входом признака команды чтения блока коррекции, группы выходов информационных и контрольных разрядов входного регистра соединены соответственно с группами информационных и контрольных входов блока коррекции, вход команды записи устройства соединен с входом признака команды записи блока коррекции, группы информационных и контрольных выходов которого соединены с входами соответствующих злементов группы инверторов с управляемым выходом и являются соответственно группами информациi онных и контрольных выходов устройства, (Л выхода группь инверторов с управляемыми выходами соединены с информационными и f контрольными входами второго формирователя синдрома ошибки, группь управляемых выходов информациошп х и контрольных разрядов входного регистра соединены с группами информационных и контрольных входов второ го формирователя синдрома ошибки, выход со 4 которого соединен с вторым входом схемы сравнения и через элемент ИЛИ с информационным входом триггера ошибки коррекции, выход схемы сравнения соединен с вторым информационным входом регистра ошибок, . которого является идентификационным выходом сигнала ошибки устройства, тактовый вход устройства соединен;; с входом синхронизации триггера ошибки коррекции, выход которого является выходом сигнала ошибки коррекции устройства, управляющий вход устройства соединен с входом управления выходами входного регистра и управляющим входом группы инверторов с управляемым выходом .

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИ4ЕСНИХ

РЕСПУБЛИН

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБ КТЕНИЙ И ОТНРЫТИй (2I) 3616777/18-24 (22) 27.05.83 (46) 15.08.85..Бюл. N" 30 (72) Э. И. Поваляев (53) 681,3 (088.8) (56) Патент США И 4030067, кл, 340-146 IAL, опублик. 1981.

Simplication of 2-bit Еггог correction.

Computer 0esign, ч. 21, 1982, И 1, с. 127 — 136, (54) (57) УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ,ДВУКРАТНЫХ. ОШИБОК В БЛОКАХ ПЕРЕДАЧИ И ХРАНЕНИЯ ИНФОРМАЦИИ, содержащее входной регистр, первый и второй форми. рователи синдрома ошибки, схему сравнения, регистр ошибок, причем группа информационных и группа контрольных входов устройства соединены соответственно с группой информак. ционных и группой контрольных разрядов входного регистра, группы выходов информа.— ционных и контрольных разрядов входного регистра соединены с входами первого формирователя синдрома ошибки, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия и достоверности передачи данных, в устройство введены блок памяти ошибок, блок коррекции, группа инверторов с управляемым выходом, элемент ИЛИ и триггер ошибки коррекции, причем выход первого формирователя синдрома ошибки соединен с первым входом схемы сравнения, входом контрольного кода блока коррекции и адресным входом блока памяти ошибок, выходы признаков ошибок, ошибок контрольной части сообщения, ошибок информационной части сообщения блока памяти ошибок соединены соответственно с первым информацириным входом регистра ошибок, входом признака информацйонной ошибки и входом признака контрольной ошибки, вход команды чтения

„„SU„„1173417 А (SI)4 G 06 F 11/08 G 11 С 29 00 устройства соединен с входом разрешения считывания блока памяти ошибок, входом установки нуля контрольной части входного регистра и входом признака команды чтения блока коррекции, группы выходов информационных и контрольных разрядов входного регистра соединены соответственно с группами информационнъп и контрольных входов блока коррекции, вход команды записи устройства соединен с в одом признака команды записи блока коррекции, группы информационных и контрольных выходов которого соединены с входами соответствующих элементов группы инверторов с управляемым выходом и являются соответственно группами информационных и контрольных выходов устройства, выходы группы инверторов с управляемыми выходами соединены с информационными и( контрольными входами второго формирователя синдрома ошибки, группы управляемых выходов информационных и контрольных разрядов входного регистра соединены с группами информационных и контрольных входов второго формирователя синдрома ошибки, выход которого соединен с вторым входом схемы сравнения и через элемент ИЛИ с информационным входом триггера ошибки коррекции, выход схемы сравнения соединен с вторым информационным входом регистра ошибок, . выход которого является идентификационным выходом сигнала ошибки устройства, тактовый вход устройства соединенп с входом синхронизации триггера ошибки коррекции, выход которого является выходом сигнала ошибки коррекции устройства, управляющий вход устройства соединен с входом управления выходами входного регистра и управляющим вхо-дом группы инверторов с управляемым выходом.

1173417

Изобретение относится к вычислительной технике и может быть использовано для исправления двукратных ошибок в блоках хранения информации и трактах приемо-передачи дискретных данных, например, при считывании 5 данных из оперативной памяти в процессор вычислительной машины или записи даниях иэ процессора в оперативную память.

Ъ1

Цепль изобретения —, повышение быстродействия устройства и достоверности передачи .„

«данных.

На чертеже представлена блок-схема предлагаемого устройства. Устройство содержит входной регистр. 1, 15 первый формирователь 2 синдрома ошибки, блок 3 памяти ошибок, блок 4 коррекции, 1 группу 5 инверторов с управляемым выходом, второй формирователь 6 синдрома ошибки, элемент ИЛИ 7, схему 8 сравнения, триггер 9 ошибки коррекции, регистр 10 ошибок, вход 11 сообщения, вход 12 управления, вход 13 команды чтения, вход 14 команды записи и тактовый вход 15 устройства. На первую группу

16 информационных входов входного регистра

1 поступает контрольная часть сообщения, а на вторую группу 17 — информационная часть.

Блок коррекции разделен на две части: контольную 18 и информационную 19, Входной егистр состоит из 0-триггеров с прямыми 3р и тристабильными выходами. При этом выходы

20 и 21 входного регистра образованы прямыми выходами триггеров, а выходы 22 и 23— их тристабильными выходами, вход 24 установки нуля контрольной части входного регистра соединен с входом команды чтения.

Блок 3 памяти ошибок может быть выполнен,, например, на ППЗУ и имеет адресный вход 25,, вход 26 разрешения считывания, выход 27 признаков ошибок, выходы 28 и 29 признаков» 4р ошибок контрольной и информационной части сообщения. Блок 4 коррекции имеет следующие входы: признаков команд записи 30 и чтения

31, информационных 32 и контрольных 33 разрядов входного регистра, признака информационной 34 и контрольной 35 ошибок и синдромного кода 36. Выходы блока коррекции сгруппированы в две группы, составляющие интерфейс межблочной связи вычислительной машины, и являются соответственно группами у» информационных 37 и контрольных 38 выходов устройства. Входы группы, инверторов c уп. равляемыми выходами подразделяются на контрольные 39 и информационные 40. Указанная группа имеет соответствующие входам триста- . 55 бильные управляемые выходы 41 и 42, вход 43 разрешения, соединенный с управляющим вхо. дом устройства и входом 44 разрешения тристабильных выходов входного регистра. Выходы регистра ошибок и триггера ошибки коррекции составляют соответственно идентификационный выход 45 ошибки устроиств и выход 46 ошиб ки коррекции устройства.

В основу построения формирователей 2 и 6 синдрома ошибки положена матрица, состоящая из элементов, реализующих функцию ИСКЛ10ЧАЮЩЕЕ ИЛИ. Блок 4 коррекции реализует на своих выходах следующие логические функции

611 =3. (ED. матч)ч ED, D. к >

Вс.= 5jW (ЕС, C Й ìÑ, ЕС )Ч0 где BD; — функция на 1-й информационной выходной шине устройства;

ВС. — функция на 1- и контрольной выход.-., ной ш1не устройства;

D — информационный бит сообщения;

С1 — контрольный бит сообщения;

ЕО; — ошибка информационного бита сообщения:

ЕС вЂ” ошибка контрольного биты сооб) щения;

S1 — j-й разряд синдромного кода;

Л

R — команда чтения;

W — команда записи.

При отсутствии команд чтения или записи

5лок,коорекции отключается от интерфейса.

Управляющие сигналы на входах 12 — 15 устройства формируются устройством, входящим в состав ЭВМ, использующим предлагаемое устройство для исправления (вукратных ошибок.

Устройство работает следующим образом.

Передаваемое информационное сообщение, например 16 бит,с сопровождающиМ его контрольным кодом, например 10 бит, поступает на вход 11 сообщения устройства и записывается во входной регистр, На входе 44 разрешения имеется сигнал, разрешающий трансляцию записанной информации через тристабильные выходы 22 и 23 на входы формирователя 6 синдрома. ошибки. С прямых выходов входного регистра записанное сообщение поступает на формирователь 2, а с тристабильных выходов — на формирователь 6 синдрома ошибки. Оба формирователя складывают по модулю два информационные и контрольные биты сообщения в соответствии с Матрицей формирования синдрома ошибки (табл. 1). Вычисленные синдромы ошибки с выходов обоих формирователей сравниваются на схеме 8 сравнения. Результат сравнения поступает на второй информационный вход регистра ошибок. Код синдрома ошибки с вы. хода формирователя 2 синдрома ошибки пос1)734!7 тупает на адресный вход 25 блока 3 памяти ошибки, который выполнен на программируемом постоянном запоминающем устройстве

ППЗУ объемом 1Кх29. На входе 26 разрешения считывания блока памяти ошибок имеется разрешающий сигнал (активизированная команда чтение), позволяющий прочитать из

ППЗУ содержимое ячейки, адрес которой задан кодом синдрома ошибки с выхода формирователя 2 синдрома ошибки. В ячейках 10

ППЗУ (табл. 3 и 9) прошиты заранее запрограммированные варианты одиночных и двубитных ошибок кода (26, 16). Число возможных двубитных ошибок этого кода оценивается числом сочетаний С = 325, которое совместно f5 с 26-ю однобитными ошибками и определяет массив корректируемых ошибок названного кода. По адресу 0000 прошита нулевая информация — отсутствие ошибок. По адресам локаторов ошибки (коды столбцов матрицы) э0 прошит соответствующий локатору бит. По, адресам, равным сумме по модулю два кодов локаторов, прошиты биты позиций, .локаторы которых участвовали в создании этой суммы.

Кроме того, в ячейках ППЗУ прошиты призна-25 ки ошибок, соответствующие вариантам ошибок: однобитная ошибка и двубитная ошибка, В массиве ячеек, равном 1K — 352, прошит признак ошибки "Больше двух ошибок".

Признаки ошибок совместно с сигналом со схемы сравнения записываются в регистр ошибок.

Выходы 28 и 29 признаков ошибок в информационных и контрольных битах поступают на вход блока коррекции, где складываются по модулю два соответственно с информационными и контрольными битами сообщения из входного регистра. Скорректированная информация, сопровождаемая скорректированным контрольным кодом, через выходы 37 и 38 передат

40 ется на интерфейс (например, общая шина) межблочной связи вычислительной машины через магистральные передатчики с открытыь. коллек.торным выходом, На вход 44 разрешения по,—., дается сигнал, отключающий тристабильные выходы 22 и 23 входного регистра и подклю 45 чающий выходы 42 и 41 блока инверторов с управляемым выходом к входам формирователя б синдрома ошибки. Если коррекция сообщения бь1ла выполнена устройством пра50 вильно, то ни один из синдромных битов не будет активизирован и логический элемент

ИЛИ будет транслиро" ть на информационный. вход триггера ошибки коррекции "0". В противном случае указанный триггер будет активи.-, зирован. Зались в триггер 9 ошибки коррекции осуществляется воздействием на тактовый вход

15 устройства.

При работе предлагаемого устройства в тракте записи данных (например, при записи данных из процессора в оперативную память), записываемая информация поступает на вход 11 устройства и записывается в информационную часть входного регистра. Вход 14 команды записи активизирован, а на входе 13 команды чтения — "0", который, воздействуя, на вход

24 установки нуля контрольной части входно.

ro регистра, сбрасывает ее триггеры в нулевое состояние. На входе 12 управления имеется управляющий сигнал, позволяющий трансляцию записанного во входной регистр 1 сообщения через тристабильные выходы 22 и 23 на входы формирователя 6 синдрома ошибки. В этом режиме работы устройства формирователя 2 и б синдрома ошибки генерируют контрольный код, соответствующий принятой во входной регистр информации согласно матрице (табл. 2). Результаты обеих генераций должны совпадать, если соответствующее оборудование работает правильно. В противном случае выход схемы 8 сравнения будет активизирован и триггер ошибки оборудования регистра 10 ошибок будет также активизирован, Блок 3 памяти ошибок блокирован запрещающим сигналом на входе 26 разрешения считывания. (отсутствие команды чтение), поэтому с выходов 28 и 29 блока 3 в блок 4 коррекции поступают "1". Активизированный вход 14 команды записи разрешает передачу сгенерированного формировател"м 2 контрольного кода через блок 4 коррекции (выход 38) и свободную трансляцию входного сообщения на выход 37. В этом режиме работы функциясуммы по модулю два в блоке 4 коррекции подавлят, ется и блок производит трансляцию информа; —; ции и присвоенного ей контрольного кода.на интерфейс. На управляющий вход 12 подается сигнал, разрешающий подключение выходов 42 и 41 группы 5 инверторов к формирователю 6 синдрома ошибки и отключающий тристабильные выходы 22 и 23 входного регистра от этого формирователя. Формирователь б вырабатывает синдром ошибки, который при наличии ошибки трансляции на интерфейс активизирует элемент

ИЛИ 7 и триггер 9 ошибки.

Il734I7

12 1g

Составитель И. Сигалов

Техред О.Неце

Редактор Ю. Ковач

Подписное

Заказ 5054/48

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Тираж 710

ВПИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Корректор М. Максимишинец