Устройство для контроля полупроводниковой памяти

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОЛУПРОВОДНИКОВОЙ ПАМЯТИ, содержащее генератор импульсов, выходом соединенный с первым входом первого элемента И, выход которого соединен с входом формирователя сигналов, первый выход этого формирователя является первым выходом устройства, регистр адреса, триггер, его выход подключен к второму входу первого элемента И, первый вход является первым входом устройства, второй вход подключен к выходу второго элемента И, первый вход последнего соединен с выходом первого блока сравнения, первый вход которого подключен к выходу первого регистра числа, блок управления, первый и второй счетчики, их выходы соединены с входами первого коммутатора, выход которого является вторым вы- . ходом устройства, накопитель, прямой и инверсный выходы накопителя . подключены к первому и второму входам второго коммутатора, выход которого является третьим выходом устройства, отличающее с я тем, что, с целью повьшения быстродействия устройства, в него введены третий счетчик, его входы и выходы подключены соответственно к первым выходам и входу блока управления , второй вход которого подключен к второму выходу формирователя сигналов, первая группа элементов И, первые входы этих элементом подключены к второму выходу блока управления , вторые входы - к выходам первого коммутатора, а выходы - к входам регистра адреса, выходы блока управления с третьего по седьмой подключены к входам первого и второго счетчиков, третьим входам коммутаторов и второму входу второго элемента И соответственно, восьмой i выход блока управления является четвертым выходом устройства, третий (Л и четвертый входы подключены к вторым выходам первого и второго счетчиков , второй блок сравнения, четвертый счетчик, пятый счетчик, вход которого подключен к девятому выходу блока управления, а выход к одному из входов второго блока сравнения, другой вход этого блока о од соединен с выходом четвертого счетчика , вход которого подключен к ЩшД первому выходу формирователя сигна&Q лов, вторая группа элементов И, их первые входы подключены к выходам второго коммутатора, вторые - к второму выходу блока управления и первым входам элементов И второй группы, а выходы подключены к входу второго регистра числа, выход которого соединен с вторым входом первого блока сравнения, третья группа элементов И, первые входы которых являются вторьм входом устройства, вторые входы подключены к десятому выходу блока управления, третьи - к выходу второго

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„117051 (л )4 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3706522/24-24 (22) 28 ° 02,84 (46) 30,07.85. Бюл. №- 28 (72) В.И.Мхатришвили, И.Н.Николаева, А.Л.Самойлов и А.И.Савельев (53) 681.327 (088.8) (56) Патент США ¹ 3631229, кл. 340-172.5, опублик. 1971.

Авторское свидетельство СССР № 739658, кл. С 11 С 29/00, 1971. (54) (57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ПОЛУПРОВОДНИКОВОЙ ПАМЯТИ, содержащее генератор импульсов, выходом соединенный с первым входом первого элемента И, выход которого соединен с входом формирователя сигналов, первый выход этого формирователя является первым выходом устройства, регистр адреса, триггер, его выход подключен к второму входу первого элемента И, первый вход является первым входом устройства, второй вход подключен к выходу второго элемента И, первый вход последнего соединен с выходом первого блока сравнения, первый вход которого подключен к выходу первого регистра числа, блок управления, первый и второй счетчики, их выходы соединены с входами первого коммутатора, выход которого является вторым выходом устройства, накопитель, прямой и инверсный выходы накопителя . подключены к первому и второму входам второго коммутатора, выход которого является третьим выходом устройства, о т л и ч а ю щ е е— с я тем, что, с целью повьппения быстродействия устройства, в него введены третий счетчик, его входы и выходы подключены соответственно к первым выходам и входу блока управления, второй вход которого подключен к второму выходу формирователя сигналов, первая группа элементов И, первые входы этих элементом подключены к второму выходу блока управления, вторые входы — к вьмодам первого коммутатора, а выходы — к входам регистра адреса, выходы блока управления с третьего по седьмой подключены к входам первого и вто.рого счетчиков, третьим входам коммутаторов и второму входу второго элемента И соответственно, восьмой выход блока управления является четвертым выходом устройства, третий и четвертый входы подключены к вторым выходам первого и второго счетчиков, второй блок сравнения, четвертый счетчик, пятый счетчик, вход которого подключен к девятому выходу блока управления, а выход— к одному из входов второго блока сравнения, другой вход этого блока соединен с выходом четвертого счетчика, вход которого подключен к первому выходу формирователя сигналов, вторая группа элементов И, их первые входы подключены к выходам второго коммутатора, вторые - к вто-рому выходу блока управления и первым входам элементов И второй группы, а выходы подключены к входу второго регистра числа, выход которого соединен с вторым входом первого блока сравнения, третья группа элементов

И, первые входы которых являются вторым входом устройства, вторые входы подключены к десятому выходу блока управления, третьи — к выходу второго

1170513 блока сравнения и третьим входам элементов И второй и третьей групп, 1

Изобретение относится к вычислительной технике, в частности к устройствам для контроля работы запоминающих устройств,и может быть использовано в качестве технологического оборудования при производстве опе" ративных запоминакицих устройств.

Целью изобретения является повышение быстродействия устройства.

На фиг. 1 изображена структурная 10 схема предлагаемого устройства; на фиг. 2 - один из возможных вариантов выполнения блока управления.

Устройство для контроля полупроводниковой памяти (фиг. 1) содержит триггер 1, первый элемент И 2, второй элемент И 3, генератор 4 импульсов, накопитель 5, первую 6 и вторую 7 группы элементов И, первый 8 и второй 9 регистры числа, первый 10 и 20 второй 11 блоки сравнения, первый !2 и второй 13 коммутаторы, блок 14 управления, формирователь 15 сигналов, первый 16 и второй 17 счетчики, служащие для подсчета числа адресов, 25 третий счетчик 18, служащий для подсчета числа этапов, четвертый 19 и пятый 20 счетчики, служащие для подсчета соответственно числа обращений и числа циклов, третью группу элемен- 30 тов И 21. Устройство имеет входы 22 . и 23 и выходы 24-27. Устройство также содержит регистр 28 адреса.

Блок 14 управления (фиг.2) содержит элементы И 29-35, формирователь

36 сигналов и элемент ИЛИ 3?.

Условимся далее понимать следующим образом термины: режим — некоторая последовательность обращений к контролируемому ЗУ для записи или считы40 вания с формированием заданной конт-. рольной последовательности и определенным порядком перебора адресов, например, Попарное считывание", "Попарная запись-считывание"; исход45 ный KQHTpoJIbHbIA код — некоторый произвольный набор 1 и 0 с числом разрядов, равным числу разрядов проверя емо го ЗУ, который служит исходным а выход соединен с входом первого регистра числа.

2 кодом при формировании заданной контрольной последовательности режима; этапы — наборы однотипных операций, на которые может быть разбит некоторый режим проверки. Так, например, режйм "Запись-считывание" состоит из двух эталов: запись некоторой контрольной последовательности во все адреса контролируемого массива слов и считывание записанной ранее информации со сравнением с той же контрольной последовательностью.

Рассмотрим теперь работу устройства.

Выбор контрольного режима, исходного контрольного кода, области контролируемых адресов задается набором соответствующего начального состояния счетчика 18, начального контрольного кода и кода, задающего массив контролируемого слова. После установки начального состояния (цепи установки начального состояния на фиг. 1 не показаны), в счетчик

18, в накопитель 5 и регистры 14 и 17 вводятся вышеуказанные коды, триггер 1, счетчики 20 и 19 устанавливаются в начальное состояние °

После пуска устройства (подача управляющего сигнала на вход 26) триггер 1 устанавливается в положение, при котором открывается элемент

И 2, импульсы с генератора 4 начинают поступать на формирователь 14, на котором формируется набор сигналов с заданной длительностью и временным расположением. Сформированный набор импульсов поступает на блок 14 управления, на выходах которого формируются все необходимые для работы устройства контроля сигналы и управляющие сигналы для контролируемого блока памяти, Импульс обращения на контролируемый блок памяти поступает непосредственно с формирователя 15. Импульсы счета адреса с блока 14 поступают

3 1170 в соответствии с режимом на первый или второй счетчики 16 и 17, код адреса с того или иного счетчика поступает через первый коммутатор

12, на выход 25 устройства контроля и через выход 25 на вход проверяемого блока памяти и, кроме того, на элементы И 6, через которые в случае поступления соответствующего сигнала с выхода блока 14 и разреше- 10 ния от блока 11 поступает на регистр

28 и запоминается, с выхода накопителя 5 через коммутатор 13 числовая информация поступает на входы контролируемого блока памяти на входы эле- t5 ментов И 7, через которые в случае поступления соответствующего сигнала с выхода блока 14 и разрешения от блока 11 поступает на регистр 9 и запоминается. Прием считанных из 20 контролируемого блока памяти сигналов на вход 23 устройства производится через элементы И 21, которые открыты сигналом с выхода блока 11 и соответствующими сигналами с выхода 25

513 4 блока 14, на регистр 8 ° Коды в регистрах 8 и 9 сравниваются блоком 10.

Ф

В случае равенства кодов устройство продолжает контроль, в случае неравенства сигнал с выхода блока 10 открывает элемент И 3, через который проходит соответствующий сигнал с выхода блока 14 и устанавливает триггер 1 в положение, при котором saкрывается элемент И 2, устройство прекращает работу. На элементах индикации (не показанных на фиг. 1) инициируется адрес слова, в котором произошел сбой, информация, которая была записана ранее, и информация, которая считана из ЗУ по указанному адресу.

Таким образом, построение устройства по предлагаемой схеме позволяет по сравнению с прототипом сохранить частоту работы анализируемой части устройства на прежнем уровне, одновременно получив возможность контролировать ЗУ с большей рабочей частотой.

1170513

Составитель В.Рудаков

Редактор Л.Авраменко Техред Л.Мартяшова Корректор M.Ïoæo

Заказ 4710/49 Тираж 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул, Проектная, 4