Устройство для умножения

 

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее регистры множимого, множителя и произведения, блок перемножения , буферный регистр, сумматор , элемент задержки и два счетчика , причем входы множимого и.множителя устройства соединены соответственно с информационными входами регистров множимого и множителя, выходы разрядов т-й группы регистра множимого (где m - число групп разрядов регистров множимого и множителя , определяемое кратностью множимого ) соединены с первой группой входов блока перемножения, выходы младших разрядов которого соединены с входами разрядов т-й группы первого слагаемого сумматора, тактовьш вход устройства соединен с тактовым входом первого счетчика, выход элемента задержки соединен с тактовым входом второго счетчика, а выходы регистра произведения соединены с выходами устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены мультиплексор, (т - 1) блоков перемножения, демультиплексор , три группы элементов И, элемент НЕ, элемент И,- схема сравнения и регистр числа тактов, информационный вход которого соединен с входом задания числа тактов устройства, а выход - с первым входом схемы сравнения , второй вход которой соединен с выходом второго счетчика и управляющим входом демультиплексора, информационный вход которого соединен с выходом разрядов суммы т-й группы сумматора, выходы разрядов суммы (га - 1) групп и выход переноса сумматора соединены с первыми входами i элементов И первой и второй групп соответственно, вторые входы элемен (Л тов И первой группы соединен с выхос дом элемента НЕ, вход которого соединен с вторыми входами элементов И второй группы и выходом элемента И, первый вход которого соединен с выходом элемента задержки, а второй вход - с выходом схемы сравнения, входы младших разрядов ш групп регистра произведения соединены с выходами демультиплексора соответственно , а, входы с-арших разрядов m группсоответственно с выходами элементов И второй группы, выходы элементов И первой группы соединены с информационными входами буферного регистра, выходы которого соединены с первыми входами элементов И третьей группы, выходы которых соединены с входами второго слагаемого сумматора, входы разрядов групп первого слагаемого соединены соответственно с выходами младпмх разрядов (т - 1) блоков перемножения , выходы старших разрядов m блоков перемножения соединены с

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5!)4 С 06 Г 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPGHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3738071/24 — 24 (22) 11.05.84 (46) 15.10.85. Бюл. Р 38 (72) А.Ф.Кургаев и В.Н.Опанасенко (71) Ордена Ленина институт кибернетики им. В.M.Ãëóøêîâà (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 729587, кл. G,06 Р 7/52, 1980.

Авторское свидетельство СССР

М 1007101, кл. С 06 F 7/52, 1983. (54)(57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее регистры множимого, множителя и произведения, блок перемножения, буферный регистр, сумматор, элемент задержки и два счетчика, причем входы множимого и.множителя устройства соединены соответственно с информационными входами регистров множимого и множителя, выходы разрядов m-й группы регистра множимого (где m — число групп разрядов регистров множимого и множителя, определяемое кратностью мно— жимого) соединены с первой группой входов блока перемножения, выходы младших разрядов которого соединены с входами разрядов m-й группы первого слагаемого сумматора, тактовый вход устройства соединен с тактовым входом первого счетчика, выход элемента задержки соединен с тактовым входом второго счетчика, а выходы регистра произведения соединены с выходами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устройства, в него введены мультиплексор, (m — 1) блоков перемножения, демультиплек„„SU„„1185328 сор, три группы элементов И, элемент НЕ, элемент И,. схема сравнения и регистр числа тактов, информацион ный вход которого соединен с входом задания числа тактов устройства, а выход — с первым входом схемы сравнения, второй вход которой соединен с выходом второго счетчика и управляющим входом демультиппексора, информационный вход которого соединен с выходом разрядов суммы m — и группы сумматора, выходы разрядов суммы (m — 1) групп и выход переноса сумматора соединены с первыми входами элементов И первой и второй групп Ж соответственно, вторые входы элементов И первой группы соединен с выходом элемента НЕ, вход которого сое- С динен с вторыми входами элементов И второй группы и выходом элемента И, Я первый вход которого соединен с выходом элемента задержки, а второй

taaL вход — с выходом схемы сравнения, входы младших разрядов m групп регистра произведения соединены с выходами демультиплексора соответствен— но, а, входы с"арших разрядов m групп— соответственно с выходами элементов

И второй группы, выходы элементов И первой группы соединены с информационными входами буферного регистра, выходы которого соединены с первыми входами элементов И третьей группы, выходы которых соединены с входами второго слагаемого сумматора, входы разрядов групп первого слагаемого соединены соответственно с выходами младых разрядов (m — 1) блоков пе— ремножения, выходы старших разрядов

m блоков перемножения соединены с.

11853 входами третьего слагаемого сумматора, первая группа входов (m — 1) блоков перемножения соединена с выходами разрядов (m — 1) групп регистра множимого соответственно, вторая группа входов m блоков перемножения еоединена с выходом мультиплексора, инфор28 мационные входы которого соединены с выходами разрядов m групп регистра множителя, а управляющие входы — с выходами первого счетчика, тактовый вход устройства соединен с входом элемента задержки и вторыми входами элементов И третьей группы.

Изобретение относится к вычислительной технике и может быть исполь— эовано при умножении чисел в системе счисления с двоичным основанйем или основаниями, равными целой степе- 5 ни двух.

Цель изобретения — повышение быстродействия устройства.

На чертеже приведена блок-схема устройства для умножения. !О

Устройство содержит регистр 1 множимого, регистр 2 множителя, мультиплексор 3, группу элементов И 4, буферный регистр 5, группу элементов

И 6, элемент НЕ 7, m блоков 8 пере- 15 множения, сумматор 9, группу элементов И 10, демультиплексор 11, регистр

12 произведения, первый счетчик 13, элемент задержки 14, второй счетчик

15, схему 16 сравнения, элемент И 17 20 и регистр 18 числа тактов.

Мультиплексор 3 может быть построен на основе интегральных схем 531

КП2, демультиплексор 11 — на основе

К531 ИД14П, в качестве блоков 8 пе- 25 ремножения могут быть использованы параллельно умножители серии КР1802.

Сумматор 9 двоичный (и + k) ðàçðÿäíûé.

I

Предлагаемое устройство работает следующим образом. 30

В исходном состоянии множимое А, множитель В и значение числа тактов (= (m — 1),где m — число групп разрядов регистров множителя и множимого, определяемое кратностью множимого, записаны в регистр 1 множимого, регистр 2 множителя и регистр

18 числа тактов соответственно.

Счетчики и сумматор устройства обнулены. На входы мультиплексора 3 gp поступают m p-ðè÷íûõ разрядов множителя, каждый из которых представляется группой k-двоичных разрядов (р = 2 ) . Разряды множимого, предk ставленные аналогично множителю, поступают на первые входы блоков 8 перемножения, на вторые входы через мультиплексор 3 поступает младший р-ричный разряд множителя, выбранный кодом 0..00 первого счетчика 13 на управляющих входах мультиплексора

3. Младшие р-ричные разряды частичных произведений с выходов блоков

8 перемножения поступают на первые входы сумматора 9, на третьи входы которого поступают старшие р-ричные разряды частичных произведений с выходов блоков 8 перемножения. Младший р-ричный разряд суммы с выходов сумматора 9 через демультиплексор

11 поступает на младший р-ричный разряд регистра 12 произведения (номер младшего разряда регистра 12 определяется кодом второго счетчика

15, подаваемым- на управляющие входы демультиплексора 11, для самого младшего разряда регистра 12 код счетчика 15 равен 0..00). Старшие рричные разряды с. выходов сумматора

9 и перенос поступают через элементы И 4 группы в буферный регистр 5.

Первый тактовый импульс изменяет содержимое первого счетчика 13 и через элемент задержки 14 содержимое второго счетчика 15. На вторые входы блоков 8 перемножения поступает второй р-ричный разряд множителя. Тактовый вход. устройства подключен к управляющим входам элементов И 6 группы через которые содержимое буферного регистра 5, записанное в предыдущем такте, поступает на вторые входы сумматора 9. Описанный процесс продолжается (Q — 1) тактов, в течение которых в регистре 12 произведения сформируются (m — 1) младших

ВНИИПИ Заказ 6366/45 Тираж 7Р9 Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 р-ричных разрядов произведения. Приход (m — 1)-го тактового импульса через элемент задержки 14 на вход второго счетчика 15 устанавливает на его выходах значение, равное значению числа тактов на выходе регистра 18. Эти коды поступают на первый и второй входы схемы 16 сравнения соответственно. При совпадении этих кодов схема 16 сравнения вырабатывает сигнал, который совместно с выходным сигналом элемента 14 задержки обеспечивает формирование на выходе элемента И 17 сигнала, разрешающего пересылку m старших р-ричных разря.дов с выходов сумматора 9 на m стар85328 4 ших р-ричных входов регистра 12 произведения, запрещая одновременно с помощью элемента НЕ 7 их передачу через элементы И 4 группы в буферный регистр 5. Одновременно с этим младший р-ричный разряд с выхода сумматора 9 через демультиплексор 11 поступает на вход старшего иэ младших разрядов регистра 12. Таким образом в регистре 12 сформируется 2m-разрядный (р-ричные) результат перемножения m-разрядных (р-ричных) чисел.

Результат перемножения устанавливается на выходе регистра 12 через

m тактов.