Устройство для умножения двух чисел

 

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВУХ ЧИСЕЛ, содержащее регистр множимого , регистр множителя, блок формирования частичных произведений, блок синхронизации, регистры старших и младших разрядов произведений, информационные входы которых соединены соответственно с выходами старших и младших разрядов блока формирования частичных произведений, первая и вторая группы входов которого соединены соответственно с выходами регистров множимого и множителя , информационные входы которых соединены соответственно со входами множимого и множителя устройства , выходы блока синхронизации соединены с синхровходами регистров множимого, множителя, старших разрядов произведения и младших разрядов произведения соответственно, отличающееся тем, что, с целью расширения функциональных возможностей за счет обеспечения умножения двоичных целых чисел по модулю 2 -1, в него введены элемент НЕ, две группы элементов И по h элементов И в каждой, И -разрядньм сумматор и блок коррекции результата, содержащий ц -входовый элемент И и П-разрядный сумматор, причем выходы регистра младших разрядов произведения соединены со входами первого слагаемого П-разрядного сумматора, входы второго слагаемого которого соединены с вьгходами элементов И первой группы, первые входы которых соединены с выходом элемента НЕ, с s вход которого соединен со входом установки режима работы устройства и с первыми входами элементов И второй группы, вторые входы которых соединены с выходами регистра старших разрядов произведения и вторыми входами соответствующих элементов И первой группы, а выходы - с выходами старших разрядов произведения устройства , выходы младших разрядов произведения которого соединены с выходами И -разрядного сумматора бло- . ьэ ка коррекции результата, входы первого слагаемого которого соединены с ши1чд ной нулевого потенциала, а входы второго слагаемого - со входами п -входового элемента И блока коррекции результата и выходами суммы п-разрядного сумматора, выход переноса .которого соединен со входом переноса этого же г1 -разрядного сумматора, выход tl-входового элемента И блока коррекции результата соединен со входом переноса п-разрядного сумматора блока коррекции результата.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (si)4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТ

Н ABTOPCHGMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3746600/24-24 (22) 28.03.84 (46) 15.09.85. Бюл. № 34 (72) Л.В.Вариченко, А.А.Лотоцкий, P.Á.Ïoïoâè÷, М.А.Раков и Ю.А.Томки (53) 681.325(088.8) (56) Патент США № 4037093, кл. С 06 F 7/52, опублик. 1977.

Авторское свидетельство СССР

¹ 900281, кл. G 06 F 7/52, 1979.

Макаревич О.Б., Спиридонов Б.Г.

Цифровые процессоры обработки сигналов на основе БИС. — "Зарубежная электронная техника", 1983, № 1, с. 59-61, рис. 1,2. (54)(57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

ДВУХ ЧИСЕЛ, содержащее регистр множимого, регистр множителя, блок формирования частичных произведений, блок синхронизации, регистры старших и младших разрядов произведений, информационные входы которых соединены соответственно с выходами старших и младших разрядов блока формирования частичных произведений, первая и вторая группы входов которого соединены соответственно с выходами регистров множимого и множителя, информационные входы которых соединены соответственно со входами множимого и множителя устройства, выходы блока синхронизации соединены с синхровходами регистров множимого, множителя, старших разрядов произведения и младших разрядов произведения соответственно, о т— л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет обеспечения умно„„SU„„3379322 А жения двоичных целых чисел по модулю

l1

2 — 1, в него введены элемент HH две группы элементов И no r, элементов И в каждой, и -разряднь,и сумматор и блок коррекции результата, содержащий 1 -входовый элемент И и

П-разрядный сумматор, причем выходы регистра младших разрядов произведения соединены со входами первого слагаемого и -разрядного сумматора, входы второго слагаемого которого соединены с выходами элементов И первой группы, первые входы которых соединены с выходом элемента НЕ, вход которого соединен со входом установки режима работы устройства и с первыми входами элементов И второй группы, вторые входы которых соединены с выходами регистра старших разрядов произведения и вторыми входами соответствующих элементов И первой группы, а выходы — с выходамп старших разрядов произведения устройства, выходы младших разрядов произведения которого соединены с выходами I1 -разрядного сумматора блока коррекции результата, входы первого слагаемого которого соединены с шиной нулевого потенциала, а входы второго слагаемого — со входами И -входового элемента И блока коррекции результата и выходами суммы и -разрядного сумматора, выход переноса .которого соединен со входом переноса этого же П -разрядного сумматора, выход

П-входового элемента И блока коррекции результата соединен со входом переноса П-разрядного сумматора блока коррекции результата.

1 1179

Изобретение относится к вычислительной технике и технической кибернетике и может быть использовано в устройствах для цифровой обработки сигналов (в частности, для цифровой обработки изображений), а также в системах кодирования, принцип действия которых базируется на теории полей Галуа.

Цель изобретения — расширение фун-10 кциональных возможностей устройства за счет обеспечения дополнительно умножения »» -разрядных двоичных чисел по модулю 2 -1, которой отличен от степени двойки. 15

На фиг. 1 схематически показано устройство для умножения двух чисел, на фиг.2 — схема блока коррекции результата.

Устройство для умножения двух чисел (фиг.1) содержит регистры множимого 1 и множителя .2, блок 3 формирования частичных произведений, регистры младших 4 и старших 5 разрядов произведения, элемент НЕ 6, первую 7 и вторую 8 группу элементов И, и -разрядный сумматор 9, блок 10 коррекции результата и блок 11 синхронизации, Блок 10 коррекции результата (фиг.2) содержит »» -входовый эле- 30 мент И 12 и 1 -разрядный сумматор 13.

Устройство работает следующим образом.

Разряды а, ..., а„ множимого и

B» ., Вп множителя поступают на 35 регистры 1 и 2 соответственно. Далее они передаются на входы сомножителей блока 3, на выходах которого формируется результат обычного умножения, представляющий собой число с 40

2 „ двоичными разрядами. По сигналу приема С младшие разряды заносятся в регистр 4,. а старшие — в регистр 5.

Если сигнал, определяющий режим работы устройства, соответствует логической единице,то на входах элементов И с первой группы появляются сигналы логического нуля. Тогда на выходах Я,, ..., Я„ и -разрядного сумматора 9 появляются младшие раз- 50 ряды произведения, а на выходах элементов И второй группы Ц»»+», » - старшие разряды. Таким образом, осуществляется обычное умножение п - разрядных двоичных чисел.

Так как 2 совпадает с единицей по модулю 2 -1, то 2 совпадает по

322 г указанному модулю с 2 " " (=1, 2,..., П). Это означает, что старшие разряды произведения имеют тот же вес, что и соответствующие им младшие разряды. Поэтому для приведения произведения по модулю 2 — 1 необходимо сложить два числа, образованные младшими и старшими разрядами произведения.

Указанное действие осуществляется в режиме умножения по модулю 2"-1.

Сигнал, определяющий режим работы устройства, соответствует в таком режиме логическому нулю. На выходах элементов И первой группы появляются сигналы, соответствующие старшим разрядам йроизведения, а на выходах элементов И второй группы — сигналы логического нуля. Сумматор 9 производит сложение чисел, образованных младшими и старшими разрядами. После сложения может возникнуть перенос из П -го разряда сумматора, имеющий вес 2", т.е. единица по модулю 2 -1.

Поэтому вводится обратная связь между выходом переноса и входом переноса сумматора 9. За время двух сложений на выходах Я„, ..., Qä сумматора 9 формируются разряды умножения по модулю 2 -1. Результат получается в двоичном коде.

Однако устройство для умножения двух чисел имеет в режиме умножения по модулю 2 .-1 два представления нуи ля: 00 ...О и 11 ... 1, так

»1 разрядов »1 разрядов как число 11 ... 1 сравнимо с ну— — —р разрядов лем по модулю 2"-1. Поэтому окончательный результат необходимо скорректировать. Коррекция результата при необходимости осуществляется блоком 10. Результат умножения (или ряда умножений и сложений по модулю

2 -1) поступает на П -входной элемент И 12 и одновременно на входы первого слагаемого П -разрядного сумматора 13 (на входы второго слагаемого подается сигнал логического нуля). При равенстве всех разрядов результата единице на выходе »1 -входного элемента И 12 появляется единица, поступающая на вход переноса

1»-разрядного сумматора 13. Тогда на его выходах суммы устанавливаются нулевые значения.

1179322 фиг.1

Составитель Е. Захарченко

Редактор С.Тимохина Техред Т.Фанта Корректор И.Эрдейи

Заказ 5676/50 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4