Делительное устройство

 

ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее блок регистров делимого и делителя и первый шифратор цифр частного, отличающееся тем, что, с целью повьшения быстроде лствия , в него введены второй шифратор цифр частного, первый и второй регистры остатка, первый и второй вспомогательные регистрыi триггер памяти знака остатка, блок смещения делителя, блок смещения делимого, блок, определения знака частного, блок регистров разрядности и блок управления, содержащий генератор тактовых импульсов,и-триггер, JK-триггер , счетчик записи-, счетчик считывания , дешифратор записи, дешифратор . считывания, схему сравнения, первый, второй, третий, четвертый, пятый и шестой элементы И, первый, второй и ; третий элементы ИЛИ, элемент ИЛИ-НЕ, регистр сдвига, последовательно-паргллельный регистр, тактовый вход которого соединение тактовым входом сдвигового регистра и с выходом генератора тактовых импульсов , выход 1-триггера соединен с первыми входами первого и второго элементов И, первого элемента ИЛИ и счетным входом счетчика считывания, выход которого соединен с входом дешифратора считывания и входами первой группы схемы сравнения, входы установки в О D-триггера, Лк-триггера, последовательно-параллельного регистра и счетчиков записи и считывания соединены с установочным входом блока управления, прямой выход 3liJ-Tp«rrepa соединен с первыми входами четвертого и шестого элементов И и входом установки в О сдвигового регистра, управляющий вход блока управления сое динен с вторьпч входом шестого элемента И, выход которого соединен с K- входом JK-триггера, вторым входомпервого элемента И и счетным входом (Л счетчика записи, выход которого соес динен с входом дешифратора записи и входами второй группы схемы сравнения , выход которой соединен с вторыми входами второго и третьего элементов И и четвертым входом первого элемента И, второй вход первого эле мента ИЛИ соединен с первым входом Од второго элемента ИЛИ и с выходом 00 первого элемента И, выход второго го элемента И соединен с вторым вхо1 дом второго элемента ИЛИ, выход которого соединен с входом последовательной записи последовательно-параллельного регистра, выход третьего элемента И соединен с управляющим входом дешифратора записи и с первым входом пятого элемента И, второй вход которого соединен с установочным входом блока управления, а выход - с J-входом ЗК-триггера, второй вход четвертого элемента И соединен с выходом элемента ШЭД-НЕ, входы которого соединены соответст-

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (зц4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ««(В «Д

ГОСУДАРСТВЦ1НЫЙ КОМИТЕТ СССР

r1O ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2I) 3613500/24-24 (22) 01.07.83 (46) 30.08.85. Бюл. - 32 (72) А.10.Глазачев (53) 681.325(088.8) (56) Патент С1ИА ¹ 3293418, . кл. 235-156, 1966.

Авторское свидетельство СССР

Ф 773618, кл. G 06 F 7/52, 1979. (54)(57) ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее блок регистров делимого и делителя и первый шифратор цифр частного, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены второй шифратор цифр частного, первый и второй регистры остатка, первый и второй вспомогательные регистры, триггер памяти. знака остатка, блок смещения делителя, блок смещения делимого, блок. определения знака частного, блок регистров разрядности и блок управления, содержащий генератор тактовьж импульсов, Д -триггер, 3К-триггер, счетчик записи>счетчик считывания, дешифратор записи, дешифратор считывания, схему сравнения, первьп», второй, третий, четвертый, пятый и шестой элементы И, первый, второй и третий элементы ИЛИ, элемент ИЛИ-НЕ, регистр сдвига, последовательно-пареллельнь»й регистр, тактовый вход которого соединен,с тактовым входом сдвигового регистра и с выходом генератора тактовых импульсов, выход

Q-триггера:соединен с первыми входами первого и второго элементов И, первого элемента ИЛИ и счетным вхо- дом счетчика считывания; выход кото«

„„Я0„„1176324 A рого соединен с входом дешифратора считывания и входами первой группы схемы сравнения, входы установки в "О" Д -триггера, 3К-триггера, последовательно-параллельного регистра и счетчиков записи и считывания соединены с установочным входом блока .управления, прямой выход 31«-триггера соединен с первыми вхоДами четвертого и шестого элементов И и входом установки в "0" сдвигового регистра, управляющий вход блока управления соединен с вторым входом шестого элемента И, выход которого соединен с С; входом ЭК-триггера, вторым входом. 19 первого элемента И и счетным входом счетчика записи, выход которого соединен с входом дешифратора записи и С входами второй группы схемы сравнен% ния, выход которой соединен с вторы- Я ми входами второго и третьего элементов И и четвертым входом первого элемента И, второй вход первого элемента ИЛИ соединен с первым входом второго элемента ИЛИ и с выходом первого элемента И, выход второго элемента И соединен с вторым вхо- фф дом второго элемента ИЛИ, выход ко- >фью торого соединен с входом последовательной записи последовательно-параллельного регистра, выход третьего элемента И соединен с управляющим входом дешифратора записи и с 3 1» первым входом пятого элемента И, второй вход которого соединен с установочным входом блока управления, а выход — с 3-входом 3К-триггера, второй вход четвертого элемента И соединен с выходом элемента ИЛИ-НЕ, входы которого соединены соответст1.176324 венно с разрядными выходами регистра сдвига, установочный вход которого соединен с выходом четвертого элемента И, третий вход первого эле.мента И и второй вход третьего элемента И соединены с выходом третьего элемента ИЛИ, входы которого соединены соответственно с разрядными выходами последовательно-параллельного регистра, выход старшего разряда которого соединен с входом установки в "1" -триггера, причем выходы остатка первого шифратора цифр частного соединены с соответствующими входами остатка второго шифратора цифр частного, выходы которого соединены с первыми входами соответствующих разрядов. первого и второго регистров остатка, входы остатка первого шифратора цифр частного соединены с соответствующими выходами первого и второго регистров остатка, входы кратных делителя первого и второго шифраторов цифр частного соединены с выходами соответствующих разрядов первого вспомогательного регистра, разрядные входы первого и второго шифраторов цифр частного соединены с соответствующими выходами второго вспомогательного регистра, входы знака делителя первого и второго шифраторов цифр частного соединены с выходом знакового разряда первого вспомогательного регистра, вход знака остатка второго шифратора цифр частного соединен с выходом младшей цифры частного первого шифратора цифр частного, а вход знака остатка первого шифратора цифр частного соединен с выходом триггера знака остатка, выходы цифр частного шифраторов цифр частного являются соответствующими выходами цифр частного устройства, выход младшей цифры частного второго шифратора цифр частного соединен с первым входом триггера знака остатка; информационные входы первого вспомогательного регистра соединены с соответствующими выходами блока смещения делителя, информационные входы которого соединены с соответствующими выходами блока регистров делителя, а вход управления смещением подключен к выходу делителя блока определения. знака частного, информационные входы первого вспомогательного регистра соединены с соответствующими информационными выходами блока регистров разрядности, информационные входы второго вспомогательного регистра соединены с соответствующими информационными выходами блока регистров разрядности, вход знака и вход переполнения делителя блока определения знака частного соединены соответственно с выходами разрядов знака и нереполнения делителя блока регистров делителя, а вход знака и вход переполнения делимого блока определения знака частного соединены соответственно с выходами разрядов знака и переполнения делимого блока регистров делимого, информационные входы смещения делимого блока смещения делимого соединены с соответствующими выходами делимого блока регистров делимого, а информационные входы инверсии блока смещения делимого соединены с соответствующими информационными выходами блока регистров разрядности,, выход знака делимого блока определения знака частного соединен с вторым информационным входом триггера знака остатка, выходы управления инверсией и смещением делимого блока определения знака частного соединены соответственно с управляющими входами инверсии и смещения делимого блока смещения делимого, выход знака частного блока определения знака частного является.выходом знака частного устройства, прямые и инверсные информационные выходы делимого блока смещения дели-. мого соединены соответственно; с вторыми информационными входами. первого и второго регистров остатков, входы блокировки которых соединены с.соответствующими управляющими выходами блока регистров разрядности, входы управления первого вспомогательного регистра, первого и второго регистров остатка, второго вспомогательного регистра, блока определения знака частного и триггера знака остатка соединены с выходом второго элемента

ИЛИ блока управления, установочные входы последовательно-параллельного регистра блока управления соединены с соответствующими выходами разрядности блока регистров разрядности, разрядные выходы сдвигового регистра блока управления соединены

ll с информационными входами блока регистров разрядности и с соответ; ствующими входами выбора записи блока регистров делимого и делителя, выходы дешифратора записи блока управления соединены с соответствующими входами управления записью блока регистров делимого и делителя и блока регистров разрядности, выходы дешифратора считывания блока управления соединены .с соответствующими входами управления считыванием блока регистров делимого и делителя и блока регистров разрядности, блок регистров делимого и делителя содержит узел приема. чисел и двухканальный коммутатор, выходы которого являются выходами делимого и делителя, узел приема чисел, содержит регистры приема делимого, триггер приема знака делимого, регистры.: приема делителя, триггер приема знака делителя, выходы которых соединены с информационными входами двухканального коммутатора, управ,ляющие входы которого являются входами управления считыванием блока регистров делимого. и делителя,. входы выбора соответствующих разря-. .дов всех регистров приема делимого и делителя и триггеров приема знаков делимого и делителя объединены

;и являются входами выбора записи блока регистров делимого и делитеФ

76324 ля, входы разрешения регистров приема делимого и делителя и триггеров приема знаков делимого и делителя объединены и являются входами управления записью блока регистров делимого и делителя, входы направления ввода регистров приема делимого и триггера приема знака делимого объединены и являются входом направления ввода делимого блока регистров делимого и делителя, входы нанравления ввода регистров приема делителя к триггера приема знака делителя объединены-и являются входом направления ввода делителя блока регистров делимого и делителя, блок регистров разрядности содержит регистры разрядности и одноканаль ный коммутатор,.выходы которого являются выходами блока регистров разрядности, а управляющие входы являются входами управления считывания блока регистров разрядности, информационные входы одноканального переключателя соединены с соответствующими выходами регистров pasрядности, информационные входы соответствующих разрядов регистров разрядности объединены и являются информационными входами блока регистров разрядности, а входы paspemeния регистров разрядности являются входами управления записью блока регистров разрядности.

Изобретение относится к вычислительной технике и может быть использовано при построении быстродей- ствующих вычислительных, систем.

Цель изобретения — повышение быстродействия устройства.

На фиг.. 1 представлена функцио« нальная czeMa äåëèòåëüíîãî устройст-, ва; на фиг. 2 — функциональная схема блока управления; на Лиг.3"функ- 10 циональная схема. блока регистров де-. лимого и делителя, на фиг. 4 - функ- . циональная схема блока регистров разрядности. . Делительное устройство содержит 15 первый и второй шифраторы 1 и 2 цифр.

2 частного первый и второй регистры

3 и 4 остатка, первый и второй вспо.»,. могательные регистры 5 .и 6, триггер

7 памяти знака остатка, блок 8 смещения делителя, блок 9 смещения дели-. мого,,блок 10 определения знака частного,.блок ll регистров делимого и делителя, блок 12 регистров разряд" ности и блок 13 управления. Устройство содержит числовых входов 14 делимого, числовых входов 15 дели-. т ля, с числовых выходов 16 частного, вход 17 знака делимого, вход 18 знака делителя, выход 19 знака частного, вход 20 направления ввода делимого, вход 21 направления ввода

3 1) делителя, выходы 22 счетчика записи, выходы 23 счетчика считывания, вход

24 запуска, вход 25 управления, вход 26 установки, выход 27 переполнения, первый и второй выходы 28 и

29 синхронизации.

Блок 13 управления содержит генератор 30 тактовых импульсов, D -триггер 31, ЭК-триггер 32, счетчик 33 записи, счетчик.34 считывания, дешифратор 35 записи, дешифратор.36 считывания, схему.37 сравнения, первый второй, третий, четвертый, пятый. и шестой элементы И 38-43, первый, второй и третий элементы.ИЛИ 44, 45 и

46, элемент ИЛИ-HE 47, регистр 48 . сдвига, последовательно-параллельный регистр 49, тактовый вход которого соединен с тактовым входом регистра 48 сдвига и с выходом генератора 30 тактовых импульсов.-Выход

D-триггера 31 соединен с первыми входами второго и третьего элементов

И 39, 40, второго. элемента ИЛИ 45 и счетным входом счетчика 34 считывания, выход которого соединен с.входом дешифратора 36 считывания и с входами первой группы схемы 37 сравнения,входы,, установки в "0"

2-триггера 31, 3К -триггера 32 последовательно-параллельного регистра 49 и счетчиков 33 и 34 записи и считывания соединены с установочным входом 26 блока управления, прямой выход 3К-триггера 32 соединен с первыми входами пятого и шестого элементов И 42, 43 и входом установки в "0" регистра 48 сдвига, управляющий вход 25 блока 13 управ ления соединен с вторым входом шестого элемента И 43, выход которого соединен с К-входом 3К-триггера 32, вторым входом третьего элемента И 40 и счетным входом счетчика 33 записи, выход которого соединен с вхоцом дешифратора. 35 записи н входами..второй группы схемы

37 сравнения, выход которой соединен с вторыми входами первого и второго элементов И 38, 39 и с четвертым входом третьего элемента И 40, Второй вход первого элемента ИЛИ 44 соединен с первым входо1 второго элемента ИЛИ 45 и с выходом третьего элемента И 40; выход второго элемента И 39 соединен с первым входом первого элемента ИЛИ 44, выход которого соединен с входом последо76324!

25

35 вательной записи последовательнопараллельного регисТра 49, выход первого элемента И 38 соединен с управляющим входом дешифратора 35 записи и с первым входом четвертого элемента И 41, второй вход которого соединен с входом 24 запуска блока 13 управления, а выход— с -входом 3К-триггера 32, второй вход пятого элемента И 42 соединен с выходом элемента ИЛИ-HE 47, входы которого соединены соответственно с разрядными выходами регистра 48 сдвига, установочный вход которого соединен с выходом пятого элемента

И 42, третий вход третьего элемента

И 40 и второй вход первого элемента И 38 соединены с выходом третье- го элемента ИЛИ 46; входы которого соединены соответственно с разрядными выходами последовательно-параллельного регистра 49, выход старmего разряда которого соединен с входом установки в "1" 9-триггера 31.

Выходы остатка первого шифратора

1 цифр частного соединены с соответствующими входами остатка второго шифратора 2 цифр частного, выходы которого соединены с первыми входами соответствующих разрядов первого и второго регистров 3 и 4 остатка, входы остатка первого шифратора

1 цифр частного соединены с соответствующими выжодамн первого и второго регистров 3 и 4 остатка, входы кратных делителя первого и второго шифраторов 1 и 2 цифр частного соединены с выходами соответствующих разрядов первого вспомогательного регистра 5, разрядные входы первого и второго шифраторов 1 и 2 цифр .частного..соединены с соответствующими выходами второго вспомогательного регистра 6, входы знака делителя первого и второго шифраторов I,è 2 цифр частного соединены с выходом знакового разряда первого вспомогательного регистра .

5, вход знака остатка второго шифратора 2 цифр частного соединен с выходом младшей цифры частного первого шифратора 1 цифр частного, а вход знака остатка первого шифратора 1 цифр частного, соединен с выходом триггера 7:памяти знака остатка, выходы цифр частного шифраторов 1 и 2 цифр. частного являются соответствующими выходами 16 цифр

1, 1176324

15

35

45

50 частного устройства, выход младшей цифры частного второго шифратора 2 цифр частного соединен с первым входом триггера 7 памяти знака остатка, информационные входы первого вспомогательного регистра 5 соединены с соответствующими выходами блока 8 смещения делителя; информационные входы которого соединены с соответствующими выходами блока ll регистров делителя, а вход управления смещением подключен к выходу делителя блока IO определения знака частного, информационные входы первого и второго вспомогательных регистров 5 и 6 соединены с соответствующими информационными выходами блока 12 регистров разрядности, входы знака и переполнения делимого 20 и делителя блока 10 определения знака частного соединены соответственно с выходами разрядов знака и переполнения делимого и делителя блока

11 регистров делимого и делителя, информационные входы смещения делимого блока 9 смещения делимого соединены с соответствующими выходами делимого блока Il регистров делимого, а информационные входы инверсии блока 9 смещения делимого соединены с соответствующими информационными выходами блока 12 регистров разрядности, выход знака делимого блока 10 определения знака частного соединен с вторым информационным входом триггера 7 памяти знака остатка, выходы управления инверсией и смещением блока 10 определения знака частного соединены соответственно с управля кпцими входами инверсии и смещения делимого блока 9 смещения делимого, выход знака частного блока 10 определения знака частного является выходом 19 знака частного устройства, прямые и инверсные информационные выходы делимого блока 9 смещения делимого соединены соот: ветственно с вторыми информационны . ми входами первого и второго регист, ров 3 и 4 остатка, входы блокировки которых соединены с соответствующими управляющими выходами блока

12 регистров разрядности, входы управления первого и второго вспомогательных регистров 5 и 6, первого и второго регистров 3, 4 остатка, блока 10 определения знака частио- го и триггера 7 памяти знака-остатка соединены с выходом первого элемента ИЛИ 44 блока 13 управления, установочные входы последовательнопараллельного регистра 49 блока 13 ,управления соединены с соответствуI ющими разрядными выходами блока 12 регистров разрядности, разрядные выходы регистра 48 сдвига блока 13 управления соединены с информационными входами блока 12 регистров разрядности и соответствующими входами- управления записью блока ll регистров делимого и делителя и блока 12-регистров разрядности, выходы дешифратора 36 считывания блока 13 управления соединены с соответствующими входами управления считыванием блока ll регистров делимого и делителя и блока 12 регистров разрядности.

Блок 11 регистров делимого и делителя содержит узел 50 приема чисел и.двухканальный коммутатор 51, выходы которого являются выходами делимого и делителя, узел 50 приема чисел содержит регистры 52 приема делимого или делителя и триггер

53 приема знака, выходы которых соединены с информационными входами двухканального коммутатора 51, Блок

12 регистров разрядности содержит регистры 54 разрядности и одноканальный коммутатор 55, информационные входы которого соединены с соответствующими выходами регистров 54

Устройство работает следующим образом.

Пусть на выходе элемента ИПИ 44 блока 13 .управления есть единичное состояние, которое подается на управляющне входы регистров 3-6, блока 10 определения знака!частного и триггера 7 На выходах блока 1Г регистров делимого и делителя есть ,соответственно значения делимого и делителя, На выходах блока 12 регистров разрядности есть код разрядности. По (T+lf-му такту значения делимого записываются в регистры

3 и 4, значения делителя — в регистр 5, а код разрядности — в регистр 6> Делимое записывается таким образом, чтобы в трех;младших разрядах на входы блока 1 подавались кули, а само делимое было увеличено в 8 раз, т.е. сдвинуто на три

2 является исходным для следующего такта и подается сдвинутым на входы блока 1.

Рассмотрим. работу блока ll входных регистров. Первые группы q," разрядов делимого и делителя.записываются по первому такту цикл6 в первые разряды соответствующих -разрядных регистров. Последние группы срразрядов записываются в регистры по --такту, Знак записывается в элемент памяти одновременно с первой группой, если подача производится старшими разрядами вперед, и одновременно с последней группой, если поцача производится младшими разрядами вперед. С выходов дешифратора 35 записи блока 13 управления подается сигнал разрешения записи. В одном цикле разрешена запись только в регистры одного .из узлов приема.

В блоке 12 регистров разрядности хранятся записанные коды разрядности. Количество регистров разрядности равно количеству узлов приема в блоке ll, каждому узлу соответствует свой регистр. Код разрядности подается на входы всех регистров (160 ) с выходов регистра 48 сдвига блока 13 управления, а сигналом на одном из входов выбирается регистр разрядности, в который во время всего интервала ввода каждым тактом записывается значение кода разрядности. По .-такту записывается истинное значение кода разрядности и данный регистр переходит в состояние памяти. Для записи подключается следующий по номеру регистр. Выбор кода разрядности соответствующего регистра производится сигналом одного из входов выбора считывания.

Рассмотрим работу блока .13 управления. Пусть на входе 26 установки есть сигнал установки поэтому в нулевом состоянии находятся-счетчики 33 и 34, регистры 48 и 49, триггеры 31 и 32, На выходе элемента ИГП1 46 появляется нуль на выходе элемента ИЛИ-НЕ 47 — единица, на выходе схемы 37 сравнения — единица, на выходе 27 переполнения— нуль. На вход 24 и -вход триггера

32 подается сигнал запуска. На инверсном выходе триггера 32 в этот момент появляется единица, которая подается на входы первого. разряда

7 1176324 8 разряда влево. Для этого младший разряд делимого подается в предмладший разряд данной разрядности регистров 3 и 4, а на входы блокировки второго, третьего и четвертого предмладших разрядов подается единица кода разрядности. Делитель записывается таким образом, чтобы в четырех предмладших разрядах данной разрядности были записаньь нули.

Для этого единица разрядности подается на входы блокировки элементов памяти четырех предмладших разрядов регистра 5, Делимое и делитель мо-, гут быть смещены с помощью блоков

8 и 9 смещения по сигналам смещения с выходов блока 10, на входы кото- . рого подаются разряды знака и переполнения делимого и делителя, На входы блока 9 подаются значения де20 лимого и кода разрядности. После (T+Ij-ro такта на выходе 19 появляется знак частного, на соответствующие входы блоков 1 и 2 подаются простые кратные делителя, знак делителя, код разрядности, на входы блока 1 значение остатка (делимого ) и знак. остатка (делимого . Цифры частного на выходах блоков 1 и 2 определяют— ся шифратором в соответствии с выражениями Xl-å8,.Х2=е4 е8 el2+e8

el2 е4+е8 е4 el2, ХЗ=е4 е2+е8 е4 еб+

+еГ2 е8 e10+e12 el4 е+е4 е2 е+е8 е4 у еб+е12 е8 e10+el2 е14, Х4=е2 el+

+е4 е2 еЗ+еб е4 e5+e8 еб е7+е10 е8

e9+el2 е10 ell+e14 е12 elÇ+e14 е15 e+35

+el е2 е+е2 е4 e3+e4 еб е5+еб е8 е7+

+е8 eIO e9+el2 е14. e13+e14 е15+е10 е12 ell.

На входы шифратора подаются значения опережающих переносов el...e5 40 и значения знака предыдущего остатка (е ).

Выражение для выбора одного разряда очередного остатка ныглндит следующим образом: B=e е2 Вl+е2 ей

ВЗ+е4 еб В5+еб е8 B7+e8 е10 89+

+е10 е12 В11+е12 е14 ВIЗ+е е!4 315+

+е е2 Вl+е2 е4 ВЗ+еА еб В5+еб е8 Б!+

+еЬ elO В9+е10 е12 Вll+е12 е14 313+

+e e14 BI5. 50

Значения выбранного остатка подаются с выходов блока 1 со сдвигом на 4 разряда на входы блока 2. После получения промежуточного остатка в блоке 2 происходит процесс получения цифр частного Х5, Хб„ Х7„ ХЯ аналогично процессу в блоке I. Ре,зультирующий остаток с выходов блока, 9

1176324

1О регистров и элементов памяти блока

11.. В этот момент на входы 17, 20

14 поданы первые группы значений делимого, а на входы 18, 21,15 — первые группы значений делителя;

Выбираются входные регистры, соот50

50 ветствующие нулевому положению счетчика 33 записи. Первым тактовым импульсом после снятия сигнала установки входа 26 включается в единичное положение триггер

32, значения делимого и делителя записываются в первые разряды регистров 52 соответствующего узла 50.

На инверсном выходе триггера 32 появляется нуль на прямом — единица, которая подается на первый выход 28 синхронизации, на вход установки регистра 48, чем снимается установка,.на входы элементов

И 42 и 43. На выходе элемента И 42 появляется единица, которая подается на входы второго разряда регистров блока 11. Вторым тактом производится- запись значений второй группы чисел, в первый разряд регистра 48 записывается единица, а на . выходе элемента ИЛИ-НЕ 47: появля. ется нуль. По г-такту записываются -группы чисел; возникает r -состояние на входе 25 управления, которое подается на 1 -вход триггера

32, на счетный вход счетчика 33 за-. писи, отчего счетчик 33 переключа- . 35 ется в единичное положение, на выходе схемы 37 сравнения появляется нуль, регистры 52 с номером нуль переходят в состояние памяти; Кроме того, 1-- состояние подается на вход эле- 40 мента И 40, на выходе элемента

ИЛИ 44 образуется единичное состояние. На выходах блока 12 появляются значения кода разрядности. С выходов блока 12 код разрядности подает- 45, ся на параллельные входы регистра

49 и на соответствующие входы регистров 3-6, По Т+1 (1 +! )-му такту код разряДности записывается в регистр 49„ устанавливаются в нуль

1К-триггер 32 и регистр 48, в регистры 3 и 4 записывается делимое, в регистр 5 — делитель, в регистр

6 — код разрядности, в триггер 7 памяти — инверсное значение знака 55 частного. На входах приема появляются первые группы следующих. делимого и делителя. На выходах 16 и 19 появляются соответственно знак част.ного и старшая группа частного.

Одновременно с выдачей частного пер- . вого цикла производится ввод чисел второго цикла„ поэтому могут возникнуть три варианта

Первый вариант. Количество групп второго цикла равно количеству .групп первого цикла, г =Т., (у.„). По (Т-l) -му такту на выходы 16.âûäàåòñÿ последняя группа частного, на выходе последнего разряда регистра 49 возникает единичное состояние, которое подается на Й-вход триггера 31. По T-такту включается в единичное состояние триггер 31, счетчик 34 считывания переключается в единичное состояние, одновременно появляется г-состояние на входе 25, счетчик 33 записи переключается в положение два, на выходе схемы 37 сравнения остается нуль, регистр 49 обнуляется, единичное состояние триггера 31 подается на выход 29 и через элемент И 39"- на выход элемента ИЛИ 44, на вход управления режимами регистра 49; По Т+1 (r +I)-му такту происходит выдача первой группы частного второго цикла, запись кода разрйдности в ре-. гистр 49 из регистра 54 блока 12 с номером один. 3К-триггер 32 устанавливается в нуль, регистр 48 также устанавливается в нуль, устройство готово к приему следующей пары чисел.

Второй вариант. -Количество групп второго цикла больше количества. групп первого цикла, Единичное состояние на выходе элемента ИЛИ 44 возникает раньше r-состояния, Г «р

ТТ,(„)..По Т-такту сметчик 34 считывания переключается в положение один, регистр 49 обнуляется, на выходе элемента ИЛИ 46 появляется нуль. На выходе схемы 37 сравнения ) появляется единица, которая блокирует подачу единичного состояния элемента ИЛИ 44. Переполнения на выходе 27 нет, устройство находится в

I ожидании появления г-состояния на входе 25.

Третий вариант. Количество групп . второго цикла меньше количества групп первого цикла„г (Т (1„), состояние гвозникает раньше.В момент появления г -состояния счетчик 33

11763

l2

Д

26

27

29

28

11 записи переключается в положение два, на выходе схемы 37 сравнения останетсФ нуль, единичное состояние на выходе элемента ИЛИ 44 не возникает, Код разрядности с выходов регистра 48 блока 13 каждым тактом цикла ввода записывается в регистр

54 блока 12 с номером один, в котором после -такта запоминается. Если подряд приходит несколько 1 -состоя- to ний и в какой-то момент счетчик 33 записи сравнивается со счетчиком

34 считывания, на выходе схемы 37 сравнения появляется единица,. а единичное состояние в триггере 31 не возникает, в регистре 49 обязательно будет единица; на выходе элемента ИЛИ 46 также будет единица.

В этом случае на выходе элемента

И 38 появляется сигнал переполнения, 20 который подается на выход 2?, на вход блокировки дешифратора 35 записи, на вход запрета элемента

И 41, чем запрещается запись в реги- стры блоков 11 и 12, подача сигнала запуска на вход 24. Ввод следующих чисел прекращается. По ("+1;)-му такту обнуляются триггер 32 и регистр 48.

Выдача предыдущего частного продолжается, и по Т-такту переключается счетчик 34 считывания; обнуляется регистр 49; На выходе схемы 37 сравнения возникает нуль; снимается сигнал переполнения и возникает единичное состояние.на выходе элемента

ИЛИ 44, разрешена подача сигнала запуска..Следующим (Т+1) -м тактом начинается выдача нового частного, в регистры блоков 11 и 12 по положению счетчика 33 записи вводятся первые группы чисел нового цикла, Э К-триггер

32 включается в единичное .состояние, Первая группа чисел записывается первым пришедшим после снятия сигнала переполнения тактом.

1176324

Фцг.2

II76324

Фиг.Ф

Составитель В.Гусев

Техред С.Мигунова,....Корректор М.Пожо

Редактор И.Рыбченко

Филиал ППП Патент*, г. Ужгород, ул. Проектная, 4

Заказ 5362/48 Тираж 7lo Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

ll.3035, Москва,. Ж-.35, Рауаская наб., д. 4/5