Цифровой умножитель частоты

 

ЦИФРОВОЙ УМНОЖИТЕЛЬ ЧАСТОТЫ , содержащий последовательно соединенные формирователь входного сигнала и блок управления, последовательно .соединеяные кварцевый генератор , первый формирователь импульсов , первый вентиль и первый делитель частоты, выход которого подключен к первому управлякидему .входу , блока управления, последовательно соединенные первый регистр памяти, блок сравнения кодов и второй формирователь импульсов, выход которого подключен к входу первого регистра памяти и к установочному входу блока управления, последовательно соединецные второй вентиль, сигнальный вход которого подключен к .выходу первого вентиля, второй регистр памяти, первый блок перено- . са и сумматор, выход которого подключен к первому управляющему входу первого блока переноса, последовательно соединенные третий регистр памяти и второй блок переноса , выход которого подключен к другому входу сумматора, а также второй делитель частоты, третий вентиль и цифровой блок деления кодов, при этом в блоке управления выход сигнала управления первым вентилем подключен к управляющему входу первого вентиля, выход сигнала управления вторым вентилем - к управляющему входу второго вентиля, выход сигнала управления третьим вентилем - к управляющему входу третьего . вентиля, выход сигнала управления перезаписью - к второму управляющему входу первого бло.ка переноса, а . . выход сигнала установки кода коэф .фициента умножения - к другому входу блока сравнения .кодов, о т л и ч а ю щ и и с я тем, что, с целью (Л . расширения диапазона умножаемых час-. тот в сторону верхних частот при сохранении высокой точности умножения , в него-введены последовательно соединенные первый блок оперативного запоминания и управляемая со ьо . линия задержки, управляющий вход которой подключен к выходу введенного второго блока оперативного запоминания , приэтом выход первого делителя частоты подключен также к 05 первому сигнальному входу цифрового блока деления кодов и к адресному входу второго блока оперативного запоминания, информационный вход которого подключен к выходу цифрового блока деления кодов, выход первого вентиля подключен также к сигнальному входу третьего вентиля и к первому сигнальному входу второго делителя частоты, установочный вход которого подключен к выходу второго регистра памяти, а

СОЮЗ СОВЕТСКИХ .

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) (51) 4 Н 03 В 19/10

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCMOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3775876/24-09 (22) 23.07. 84 (46). 15.11.85. Бюл.. В 42 (71) Харьковский, ордена Трудового

Красного Знамени институт радиоэлектроники им. акад.. M. К. Янгеля (72) В. И. Бармин, Б, И. Синча и В. В, Смеляков (53) 621 374.4(088,8) (56) Авторское свидетельство СССР

Ф 734867, кл. Н 03. B 19/10, 1977.

Авторское свидетельство, СССР.

N 930575, кл. Н 03 В 19/10, 1980. (54)(57) ЦИФРОВОЙ .УИНОЖИТЕЛЬ ЧАСТО-

ТЫ, содержащий последовательно соединенные формирователь входного сигнала и блок управления, последовательно .соединенные кварцевый гене-ратор, первый формирователь импуль- сов, первый вентиль и первый делитель частоты, выход которого подключен к первому управляющему входу, блока управления, последовательно соединенные первый регистр памяти, блок сравнения кодов и второй формирователь импульсов, выход которого подключен к входу первого регистра памяти и к установочному входу блока управления, последовательно соединенные второй вентиль, сигнальный вход которого подключен к выходу первого вентиля, второй регистр памяти, первый. блок перено.са и сумматор, выход которого подключен к первому управляющему входу первого блока переноса, последовательно соединенные третий регистр памяти и второй блок перено«а, выход которого подключен к другому входу сумматора, а также второй делитель частоты, третий вентиль и цифровой блок деления кодов, при этом в блоке управления выход сигнала управления первым вентилем подключен к управляющему входу первого вентиля, выход сигнала управления вторым вентилем — к управляющему входу второго вентиля, выход сигнала управления третьим вентилем — к управляющему входу третьего вентиля, выход сигнала управления перезаписью — к второму управляющему входу первого блока переноса, а выход сигнала установки кода коэффициента умножения — к другому входу блока сравнения .кодов, о т л и— ч а ю шийся тем, что, « целью расширения диапазона умножаемых час-, тот в сторону верхних частот при

«îõðàíåHHè высокой точности умножения, в него введены последовательно соединенные первый блок оперативного запоминания и управляемая линия задержки, управляющий вход которой подключен к выходу введенного второго блока оперативного запоминания, при этом выход первого делителя частоты подключен также х первому сигнальному входу цифрового блока деления кодов и к адресному входу второго блока оперативного запоминания, информационный вход которого подключен к выходу цифрового блока деления кодов, выход первого вентиля подключен также к сигнальному входу третьего вентиля и к первому сигнальному входу второго делителя частоты, установочный вход которого подключен к выходу второго регистра памяти, а

1192106 выход — к второму управляющему входу блока управления и к адресному входу первого блока оперативного запоминания, информационный вход которого подключен к выходу сумматора, выход третьего вентиля подключен к входу третьего регистра памяти, выход которого подключен также к второму сигнальному входу цифрового блока деления кодов, при этом у блока управления выход сигнала установки кода коэффициента умножения подключен также к установочному входу первого делителя частоты, выход

Изобретение относится к радиотехнике и может быть использовано в информационно-измерительных системах различного назначения.

Цель изобретения — расщирение диапазона умножаемых частот в сторону верхних частот при сохранении высокой точности умножения.

На фиг. представлена структурная электрическая схема цифрового умножителя частоты; на фиг. 2 пример выполнения блока управления; на фиг. 3 — временные диаграммы, поясняющие работу цифрового умножи-, теля частоты.

Цифровой умножитель частоты содержит (фиг. 1) формирователь 1 входного сигнала, блок управления 2, первый, второй и третий вентили 3,4 и 5, первый-и второй делители частоты

6 и 7, первый и второй блоки переноса 8 и 9, первый, второй и третий регистры памяти 10,11 и 12, кварцевый генератор 13, первый и второй формирователи импульсов 14 и 15, блок сравнения кодов 16, сумматор 17, цифровой блок 18 деления кодов, первый и второй блоки оперативного запоминания 19 и 20 и управляемая линия задержки 21. При этом блок управления 2 содержит (фиг. 2) вентили 22 и 23, триггеры 24 - 28, регистр памяти 29, формирователи импульсов 30 и 31 мультивибратор 32, элемент Й 33 и элементы HJIH 34 и 35, а также сигнальный вход 36, устанодополнительных опорных импульсов подключен к объединенным вторым сигнальным входам первого и второго делителей частоты и к управляющему входу второго блока переноса, выход сигнала управления цифровым блоком деления кодов — к управляющему входу цифрового блока деления кодов, а выход сигнала управления выбором режимов — к объединенным входам выбора режима первого и второго блоков оперативного запоминания, а выход управляемой линии. задержки является выходом цифрового умножителя частоты. вочный вход 37, первый и второй управляющие входы 38 и 39, выход 40 сигнала управления первым. вентилем, выход 41 сигнала управления вторым вентилем, выход.42 сигнала управления третьим вентилем, выход 43 сигнала управления перезаписью, выход

44 сигнала установки кода коэффициента умножения, выход 45 дополнительных опорных импульсов, выход 46 сигнала управления цифровым блоком деления кодов и выход 47 сигнала управления выбором режимов.

Цифровой.умножитель частоты работает следующим образом.

В исходном состоянии триггеры первого, второго и третьего регистров памяти 10,11 и 12, а также регистров цифрового блока 18 деления кодов и первого и второго делителей частоты 6 и 7 находятся в нулевом состоянии, первый и второй блоки оперативного запоминания 19 и 20 находятся в режиме "Запись" (нулевой уровень потенциала на входе выбора режима), на выходе блока сравнения кодов 16 — высокий уровень потенциала,. первый, второй и третий вентили 3,4 и 5 закрыты. Переключателями или с помощью цифрового кода, поступающего извне, в регистр памяти 29 блока управления 2 (фиг, 2) записывается код числа К, который в качестве коэффициента деления устаФ навливается в первом делителе частоты 6 (коэффициент умножения цифровоап!

55 1 з 1192

ro умножителя частоты) и поступает на вход блока сравнения кодов 16.

При этом ввиду, того, что коды на входах блока сравнения. кодов 16 стали различными, иа его выходе устанавливается нулевой уровень потенциала,:что, в свою очередь, приводит к появлению импульса на выходе второго формирователя импульсов 15 (момент „ на фиг. Зв), который, . !О во-первых, переписывает в первый регистр памяти 10 значение кода К1 и на выходе блока сравнения кодов

16 устанавливается высокий уровень .потенциала и, во-вторых, .подготавливает блок управления 2 (фиг. 2) к работе, устанавливая триггеры 24., 26,27,28 в нулевое, а триггер 25 в . единичное состояния. При этом вентиль 22 открывается, а вентиль 23 .будет закрыт. При переходе .умножаемого сигнала. (фиг. Зб), имеющего частоту f» через нулевое значение ..из отрица!елькой области в положительную формирователь 1 вырабатывает импульс Ч„„ (фиг. Зг), который поступает через открытый вентиль 22 блока управления 2 на вход триггера

28 и устанавливает его в единичное состояние, что приводит к открытию

30 первого, второго и третьего вентилей 3,4 и 5 (фиг. Ço,е,и). Сформированные первым формирователем импульсов 14 импульсы с частотой fð . (фиг.: За) кварцевого генератора 13 через открытый первый вентиль Э начинают поступать в первый делитель частоты 6:и через второй и третий вентили 4 и 5 — во в горой и третий регистры памяти 11 и !2 соответственно (фиг. Зж,к). При поступлении первого выходного импульса с первого делителя частоты б (импульс V на фиг. Зд) на первый управляющий вход 38 блока управления 2 осуществляется переброс триггера 25

{фиг. 2) в нулевое состояние, что приводит к появлению низкого уровня потенциала на выходе элемента И 33 и закрытию третьего вентиля 5 (фиг. Çe). Таким образом, в третьем регистре памяти,12 будет зафиксиро- вано число К . Перепад из "1", в "0" с выхода элемента И 33 (фиг. 2) поступает на формирователь импульсов

31, вырабатывающий импульс Ч (фиг. Зз), который через элемент

ИЛИ 35 поступает на управляющий вход цифрового блока 18деления кодов. При

106 4 этом число из третьего регистра памяти 1 2 переписывается в регистр К, цифрового блока 18 деления кодов.

По окончании периода T„ с формирователя 1 в блок управления 2 поступает сигнал Ч „(фиг. Зг), по которому триггер 28 устанавливается в нулевое, а триггер 24 — в единичное состояния (фиг. 2), что, с одной стороны, приводит к закрытию вентиля 22 и прекращению поступления импульсов с формирователя 1 в блок управления.2, а с другой стороны, к закрытию первого и второго ьентилей 3 и 4 (фиг. Зо,и). Таким образом, во втором регистре памяти ll будет записано число М (фиг. Зк), а в первом делителе частоты. 6 дп

1 число, накопленное в нем за промежуток времени от момента последнего выходного импульса делителя частоты

6 до конца периода Т„. При переходе триггера. 28 в нулевое состояние формирователь импульсов 30 вырабатывает импульс V (фиг. Зл), который, во-первых, поступая на второй управляющий вход первого блока переноса 8 (фиг. 1), .переписывает число

N из второго регистра памяти 11 в сумматор 17 и, во-вторых, через элемент ИЛИ 35 (фиг. 2) поступает на управляющий вход цифрового блока

18 деления кодов, что приводит к перезаписи числа dп„ из первого делителя. частоты 6 в соответствующий регистр цифрового блока 18 деления кодов, после чего триггеры первого делителя частоты 6 устанавливаются в "0". Сигнал V ïoñòóïàÿ на вход триггера 27 (фиг. 2), переводит его в единичное состояние, при этом открывается вентиль-23 и импульсы с выхода мультивибратора 32 (фиг. Зм) начинают поступать в первый делитель частоты 6, на управляющий вход второго блока переноса

9 и во второй делитель частоты 7.

При этом, в соответствии с адресами, задаваемыми первым делителем частоты 6, во второй блок оперативного запоминания 20 записывается иэ цифрового блока 18 деления кодов ряд значений отношений

2 йп 3 дп (К -!оп

К К К

1 1

К ° п

1 причем целая часть этих отношений

5 атбрасывается (в частности, на

;К1-м импульсе отношение К1 gn/К, записывается во. второй .блок оперативного запоминания 20 в виде нулей), кроме того, по каждому из импульсов рассматриваемой серии, в сумматор 17 переносится из третьего регистра памяти 12 через второй блок переноса 9 значение К„, и осуществляются последовательные вычисления

И-Ê1, 11-2К„, N-ЗК, и т.д., причем, если. разность эта положи.тельная, то по адресу, определяемому вторым делителем частоты 7, в первый блок оперативного запоминания

19 записывается "0", а если отрицательная, то через первый блок переноса 8 из второго регистра памяти

11 в сумматор 17 поступает второе значение N на суммирование (например, это произошло на i-м импульсе рассматриваемой серии, тогда в сум маторе 17 будет записано число

2 N - -iK, а в первый блок оперативного запоминания 19 по соответствующему адресу будет записана "1" ).

Через N импульсов на выходе второго делителя частоты 7 появляется сигнал Ч„ (фиг. Зн)., (коэффициент деления второго делителя частоты 7, как указывалось ранее, устанавливается равным N), который, поступая на второй управляющий вход 39 блока управления 2 (фиг. 2), во-пер-. вых, переводит триггер 27 в нулевое состояние и тем самым вентиль 23 закрывается, что вызывает прекращение поступления импульсов мультивибратора 32 в цифровой умножитель частоты и, во-вторых, переводит триггер 26 в единичное состояние, что приводит к переводу в режим

"Чтение" первый и второй блоки оперативного запоминания 19.и 20 и к открытию первого вентиля 3 (фиг. 1, фиг. Зп,о). Через вновь открывшийся первый вентиль 3 с частотой fo импульсы начинают поступать в первый

92106 Ь и второй делители частоты 6 и 7, которые задают адреса первому и второму блокам оперативного запоминания 19 и 20, Сигналы поступают с

5 первого блока оперативного запоминания 19 (фиг. 3p) на выход цифрового умножителя частоты с задержкой, обусловленной кодом, поступающим из второго блока оперативного запомина10-ния 20 на управляющий вход линии задержки 21, при этом на выходе циф рового умножителя частоты устанавливается частота K„f » (фиг. Зс).

При изменении величины коэффици-

15 ента умножения с К1 на К срабатывает блок сравнения кодов 16 и на установочный вход 37 блока управления

2 поступает сигнал, который приводит устройство н исходное состояние, 2р после чего повторяются процессы, описанные вьппе. В результате на выходе цифрового умножителя частоты установится частота K fz.

Таким образом, в предложенном

25 цифровом умножителе частоты верхний предел формируемой частоты не зависит от времени выполнения операции деления дп на К. Поскольку для вычисления одного разряда частного от де30 ления дп на К требуется 3-4 .периода

Т кварцевого генератора, а для обеспечения необходимои равномерности выходной импульсной последовательности нужно рассчитать m разрядов частного, то период выходных им35

- пульсов в прототипе для работы цифрового умножителя частоты без сбоев должен быть равен не менее (3-4)mTo а в предлагаемом цифровом умножи40 теле частоты эта величина близка к Т . Следовательно, используя предлагаемый цифровой умножитель частоты, можно увеличить диапазон формируемых частот в сторону верхних частот (3 4) mt< /То =. (3-;4) ш раз, что вь|годно отличает предлагаемый цифровой умножитель частоты от прототипа и расширяет область его применения..j192106

ФиР 1

Фиг я

° ° ° °

° ° °

° ° °

° ° °

° ° ° нНИИПИ Заказ 7172/56 Тираж 871 Подписное

Филиал ППП "Патент": г.ужгород ул.Проектная 4.

Уф Vg . 1 з

1192!06

Ск

V(c бдх