Устройство для умножения

 

УСТРОЙСТВО ДЛЯ УШОЖЕНИЯ, содержащее умножитель, вычитатель, коммутатор, схему сравнения, регистр множимого, регистр множителя, блок управления и первый регистр произведения, причем первый и второй информационные входы коммутатора подключены соответственно к первому и второму входам схемы сравнения , выход коммутатора подключен к первому входу вычитателя, информационный вход регистра множителя подключен к входу множителя устройства , вход множимого устройства подключен к информационному входу регистра множимого, выход первого регистра произведения подключен к выходу результата устройства, отличающее ся тем, что, с целью повьшения достоверности функционирования , в него введены второй регистр произведения и блок памяти, причем блок управления содержит три элемента ИЛИ, элемент ИЛИ-НЕ, элемент И, элемент задержки и четыре триггера, причем синхровход, вход установки в О и выход регистра множимого подключены соответственно к выходу первого триггера, входу начальной установки устройства и к адресному входу блока памяти, выход которого, подключен к первому входу умножителя, второй вход которого подключен к выходу вычитателя, второй вход которого подключен к выходу регистра множителя, вход установки в О и синхровход которого подключены соответственно к входу начальной установки устройства и к синхровходу регистра множимого, вход начальной установки устройства подключен к входам установки в О первого и второго регистров произведения и к первым входам.первого, второго и третьего элементов ИЛИ, выходы которыхподключены соответственно к входам установки в О первого, второго и третьего триггеров, выхоW ды которых подключены соответственно к выходу подтверждейия приема операндов устройства, первому входу § элемента ИЛИ-НЕ и к выходу готовности результата устройства, выход результата которого подключен к первому информационному входу коммуСО татора, второй информационный и.упсо равляющий входы которого подключены О) соответственно к выходу второго регистра произведения и к вьсходу элеОд мента задержки, вход тактовых им00 пульсов устройства подключен к синхровходу первого триггера и к второму входу элемента ИПИ-НЕ, выход которого подключен к синхровходам первого и второго регистров произведения, второму входу первого элемента ИЛИ и через элемент задержки к синхровходу третьего триггера, информационный вход и выход которого подключены соответственно к выходу схемы сравнения и к второму входу второго элемента ИЛИ,вход подтверждения выдачи

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН ц11 4 О 06 Р 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИИ И ОТКРЫТИИ (21 ) - 3755121/24-24 (22) 15.05 84 (46) 23.11.85, Бюл. № 43 (72) И.В.Герасимов и А.А.Биушкин (53) 681.32(088.8) (56) Авторское свидетельство СССР №. 942003, кл. G 06 F 7/52, 1982.

Авторское свидетельство СССР № 989556, кл. G 06 У 7/52, 1983. (54) (57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее умножитель, вычит атель, коммутатор, схему сравнения, регистр множимого, регистр множителя, блок управления и первый регистр произведения, причем первый и второй информационные входы коммутатора подключены соответственно к первому и второму входам схемы сравнения, выход коммутатора подключен к первому входу вычитателя, информационный вход регистра множителя подключен к. входу множителя устройства, вход множимого устройства подключен к информационному входу регистра множимого, выход первого регистра произведения подключен к выходу результата устройства, о т л ич а ю щ е е с я тем, что, с целью повышения достоверности функционирования, в него введены второй ре-. гистр произведения и блок памяти, причем блок управления содержит три элемента ИЛИ, элемент ИЛИ-НЕ, элемент И, элемент задержки и четыре триггера, причем синхровход, вход установки в "О" и выход регистра множимого подключены соответственно к выходу первого трйггера, входу на-. чальной установки устройства и к адресному входу блока памяти, выход

„.SU» 1193668 A которого. подключен к первому входу умножителя, второй вход которого .подключен к выходу вычитателя, второй вход которого подключен к выходу регистра множителя, вход установки в "0" и синхровход которого подключены соответственно к входу началь- ной установки устройства и к сиихровходу регистра множимого, вход начальной установки устройства подключен к входам установки в "0" первого и второго регистров произведения и к первым входам первого, второго и третьего элементов ИЛИ, выходы которых - подключены соответственно

K BxopBM установки B "О" первого второго и третьего триггеров, выходы которых подключены соответственно к выходу подтверждейия приема операндов устройства, первому входу элемента ИЛИ-НЕ и к выходу готовности результата устройства, выход результата которого подключен к первому информационному входу коммутатора, второй информационный и .управляющий входы которого подключены соответственно к выходу второго регистра произведения и к выходу элемента задержки, вход тактовых импульсов устройства подключен к синхровходу первого триггера и к второму входу элемента ИЛИ-НЕ, выход которого подключен к синхровходам первого и второго регистров произведения, второму входу первого элемента ИЛИ и через элемент задержки к синхро— входу третьего триггера, информационный вход и выход которого подключены соответственно к выходу схемы сравнения и к второму входу второго элемента ИЛИ,вход подтверждения выдачи

1 результата устройства подключен к второму входу третьего элемента ИЛИ, выход которого подключен к входу установки в "1" четвертого триггера, вход установки в "0" и выход которо го подключены соответственно к выходу первого триггера и к выходу го" товности к приему операндов устройства, вход пуска которого подключен

193668 к первому входу элемента И, второй вход и выход которого подключены соответственно к выходу четвертого триггера и к информационному входу первого триггера, выход которого подключен квходу установкив 1 второ,го триггера, выход умножителя подключен к информационным входам первого и второго регистров произведения.

Блок управления содержит элементы ИЛИ 21-23, элемент ИЛИ-HE 24,,элемент И 25 ° элемент 26 задержки, триггеры 27-30, вход 31 и выходы.32 и 33 блока управления.

Изобретение относится к вычисли- тельной технике и может быть исполь- зовано в качестве базового элемента при разработке распределенных и матричных вычислительных устройств, в . 5 составе специализированных управляю" щих устройств, а также в качестве функционального расширителя универсальных вычислительных машин, где требуется обеспечить повышенную от- 10 казоустойчивость к импульсным помехам в информационных каналах.

Целью изобретения является повышение достоверности функционирования. 15

На фиг. l изображена функциональ-. ная схема устройства; на фиг.2функциональная схема блока управления, Устройство содержит регистр 1 20 множимого „регистр 2 множителя, первый регистр. 3 произведения, умножитель 4, вычитатель 5, коммутатор 6, схему 7 сравнения, блок 8 управления, входы множимого 9 и множителя 10 уст- 25 ройства, выход 11 результата устройства, входы начальной установки 12, пуска 13, тактовых импульсов

14 устройства, выход 15 подтверждения приема операндов устройства, блок 16 памяти, второй регистр 17 произведения, вход 18 подтверждения выдачи результата устройства, выходы готовности 19 результата и готовности 20 к IIpHeMy операндов устройства.. Устройство реа изует рекуррентное соотношение вида:

Рк+ = A(B Рк) (1 A) ) где Р,Р„+„- значения произведения на текущем и следующем шагах рекурсии соответственно;

А " множимое;

 — множитель;

k — номер шага рекурсии, ОсВ <1 0 4А (05.

Условием окончания вычислительного процесса в соответствии с выражением (1 ) является равенство

P gyes P к ° (2)

Очевидно, что при выполнении условия (2 ) согласно (1) процессорный элемент реализует операцию умножения

Р +„= А В (3)

Устройство работает следующим образом.

На вход 14 устройства поступают сигналы синхронизации. Исходное состояние устройства задается единичным импульсным сигналом, поступающим на вход 12. При этом выходы регистров 1-3 и 17 устанавливаются в нулевое состояние, на выходе схемы 7 сравнения устанавливается единичный сигнал, выходы 15 и 19 переходят в нулевое состояние, а выход 20 - в единичное. Указанное состояние соответствует режиму .ожидания (запроса ) данных (сомножителей ).

При готовности данных на вход 13 устройства поступает единичный сигнал. На выходе 15 блока 8 формируется единичный импульсный сигнал, попожительным перепадом которого в регистры множимого l и,множителя 2

1193668

f2

И

l8

Н с входов соответственно 9 и 10 записывается двоичный код сомножителей. Этот же сигнал поступает на выход 15 устройства подтверждения записи данных во входные регистры.

Выход,20 устройства переходит в нулевое состояйие. В течение времени действия единичного импульсного сигнала инициируются выходы блока 16, коммутатора 6, на выход которого под ключается информация с регистра 3 произведения, вычитателя 5 и умножителя 4, на выходе которого формируется код

А

1-А

Если P ф О, то выход схемы 7 пере1 ходит в нулевое состояние.

После окончания действия импульсного сигнала 15 с выходов 32. и 33 блока 8 управления поступает двухтактная синхрониэирующая последовательность импульсных сигналов, организующая рекурсивный процесс вычисления. Сигналы с выхода 33 блока 8 управления сдвинуты во времени относительно сигнала. с выхода 32 на величину Т для сохранения устойчивого состояния выходов умножителя 4 во время записи информации в регистр 17 или 3. Положительным перепадом первого синхросигнала с выхода 32 блока

8 управления значение Р„ записывается в регистр 17. Единичным сигналом с выхода 33 блока 8 управления выход коммутатора 6 подключается к выходу регистра 17 и в течение действия единичного сигнала с выхода 32 .блока 8 управления на выходе умножителя

4 формируется двоичный код

1 1

А

Ф который по отрицательному перепаду сигнала с выхода 32 блока 8 управления записывается в регистр 3.

Рекурсивный процесс продолжается до тех пор, пока на выходе схемы 7

1ð сравнения не сформируется единичный сигнал, свидетельствующий о выполнении равенства

Рк1 = Рк - А. В.

Единичный сигнал. с выхода схемы 7 сравнения поступает на вход 31 блока 8 управления, в котором выход 19, а, следовательно, и выход 19 устройства переходит в единичное состояние. Это соответствует готовности

2p,ïðîöåññîðíîãî элемента выдать результирующий код с выхода 11.

После передачи информации, на вход 18 устройства поступает единич" ный сигнал подтверждения. По этому сигналу на выходе 19 появляется логический "0", а на выходе 20 - логическая "1". Устройство снова готово к приему новых данных,при этом в отличие от исхбдного состояния получен30 ное произведение в регистрах 3 и 17 сохранено и может бь|ть использовано в следующем цикле вычисления как первое приближение, если значения сомножителей изменяются. Тем самым существенно уменьшается число итераций вычислительного пррцесса, что обеспечивает высокое быстродействие устройства при отработке малых приращений сомножителей.

1193668

Составитель N.Ñèëèí

Редактор Н.Пушненкова Техвед Ж.Кастелевич Корректор Л.Патай

Заказ 7316/52 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4