Операционное устройство микропроцессорной вычислительной системы

 

ОПЕРАЦИОННОЕ УСТРОЙСТВО МИКРОПРОГСЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ , содержащее первый блок обмена информацией, первый информационный вход-выход которого подключен к входу-выходу устройства, а второй информационный вход-выход и управляющий вход - соответственно, к информационному входу-выходу арифметикологического блока и первому инверсному выходу дешифратора, вход которого соединен с выходом управлякяцего Д1.;и i . V1 поля блока микропрограммного управления , синхровход и вход переноса которого соединены соответственно с синхровходом устройства и выходом переноса арифметико-логического блока , входы констант, кода операции и переноса которого подключены соответственно к выходам блока микропрограммного управления, отличающееся тем, что, с целью повышения производительности, оно содержит элемент И и второй блок обмена информацией, причем первый и второй входы и выход элемента И § подключены соответственно к синхровходу устройства, второму инверсному выходу дешифратора и синхровходу арифметико-логического блока, управляющий вход, информационные вход и выход второго блока обмена информацией подключены соответственно к второму инверснсжу выходу дешифратора, выходу ускоренного .переноса арифСО метико-логического блока и выхо00 ду устройства. ел со 1C

СОЮЭ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5 I ) 4 G 06 Р 15/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬП ИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 34!,8706/24-24 (22) 04 ° 01. 82 (46) 15.12.85.Бюл. N 46 (71) Специальное конструкторское бюро вычислительных машин (72) Б.-П.Б.Беляускас, P.È.Âàëàòêàéте и К-.Р.С.Светикас (53) 681.32(088.8) (56) Авторское свидетельство СССР

I1" -674025, кл. G 06 F 15/16, 1979.

Intel. Series. 3000 Reference

Mannal Intel. Corporation, California, 1977. (54)(57) ОПЕРАЦИОННОЕ УСТРОЙСТВО МИК

РОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕMbl содержащее первый блок обмена информацией, первый информационный вход-выход которого подключен к входу-выходу устройства, а второй информационный вход-выход и управляющий вход — соответственно к информационному входу-выходу арифметико" логического блока и первому инверсному выходу дешифратора, вход кото" рого соединен с выходом управляющего

„„Я0„„1198532 A поля блока микропрограммного управления, синхровход и вход переноса которого соединены соответственно с синхровходом устройства и выходом переноса арифметико-логического блока, входы констант, кода операции и переноса которого подключены соответственно к выходам блока микропрограммного управления, о т л и— ч а ю щ е е с я тем, что, с целью повышения проиэводительности, оно содержит элемент И и второй блок обмена информацией, причем первый и второй входы и выход элемента И подключены соответственно к синхро- @ с входу устройства, второму инверсному выходу дешифратора и синхровходу арифметико-логического блока, управ. ляющий вход, информационные вход и выход второго блока обмена информа- с цией подключены соответственно к второму инверсному выходу дешифватора, выходу ускоренного .переноса арифметико"логического блока и выходу устройства.!

198532

Изобретение относится к вычисли- тельной технике и может быть использовано в вычислительных устройствах разного назначения.

Целью изобретения является повышение производительности устройства, На чертеже приведена структурная схема операционного устройства микропроцессорной вычислительной системы, l

Операционное устройство микропроцессорной вычислительной системы содержит блок 1 микропрограммного управления, арифметико-логический блок 2, первый блок 3 обмена информацией, второй блок 4 обмена информацией, дешифратор 5, элемент И б и вход-выход 7.

Арифметико-логический блок 2 состоит из секционированных микропроцессорных элементов 8, количество кото- . рых определяется разрядностью обрабатываемого слова, и схемы 9 ускорен— ного переноса. Микропроцессорные элементы 8 содержат внутреннюю память, состоящую из накапливающего регистра и сверхоперативной памяти.

Информационный вход-выход 10 этих элементов подключен к второму информационному входу-выходу первого блока 3 обмена информацией, а выходы

11 и 12 ускоренного переноса соединены с входами схемы 9 ускоренного переноса н с информационным входом ,второго блока 4 обмена информацией. Синхровходы микропроцессорных элементов 8 соединены с выходом элемента И 6, вход переноса младшей секции арифметико-логического блока

;соединен с выходом 13 поля переноса ,блока 1 микропрограммного управленид, ;а входы переноса всех последующих секций микропроцессорного арифметико-логического блока соединены соответственно с выходами схемы 9 ускоренного переноса. Другие входы микропроцессорных элементов 8 соединены соответственно с выходами 14 поля определения кода операции и выходами

15 констант блока 1 микропрограммного управления. Схема ускоренного пе реноса соединена по входу с выходом

13 поля переноса блока 1 микропрограммного управления и с выходами 11 и 12 ускоренного переноса всех секционированных микропроцессорных эле" ментов 8. Выходы схемы ускоренного переноса соединены соответственно

5 !

О !

55 с входами переноса секционированных микропроцессорных элементов 8, начиная со второй секции, и с входом

1б блока 1 микропрограммного управления.

Операционное устройство микропроцессорной вычислительной системы работает следующим образом.

Работа устройства синхронизируется сигналом, поступающим через синхровход 17. Задним фронтом синхросигнала в блоке 1 микропрограммного управ-ления формируется адрес слова микрокоманды, подлежащей выполнению, По данному адресу считывается микрокоманда, и при помощи управляющих полей слова микрокоманды осуществляется управление работой устройства в течение данного машинного шага. Ариф- метико-логическому блоку 2 задается из полей текущей микрокоманды код операции по шине !4, константа или маска по шине 15 и входной перенос по шине 13, если это требуется текущей операцией. Управляющее поле той же микрокоманды дешифруется дешифратором 5, который формирует на своих инверсных выходах сигналы уп равлени6 блоками 3 и 4 обмена информацией и настраивает-их на прием"нередачу. Оба блока обмена информацией постоянно подключены к входувыходу 7 устройства. Так как одновременно может быть активным только один из выходов дешифратора 5, то, если блок 4 обмена информацией настроен на передачу информации на выход 7 устройства, блок 3 обмена информацией настроен на прием, или наоборот. Тогда в данном операционном устройстве происходит только передача на выход устройства информации с выхода арифметико-логического блока 2, так как блок 4 обмена информацией в качестве приемника не используется . Для арифметико-логического блока 2 внешними операндами являются данные на входной-выходной шине 10, шине 15 констант и шине 13 входного переноса, а внутренними операндами — содержимое внутренней памяти, т .е. содержимое накапливающего регистра или регистров csepxonepaтивной памяти микропроцессорных элементов 8. Арифметико-логический блок

2 формирует результат операции по значениям операндов в соответствии с кодом операции на шине 14 и с при)198532 ходом синхросигнала запоминает его во внутренней памяти арифметико-логического блока. Для ускорения формирования сигнала полного переноса в арнфметико-логическом блоке 2 используется схема 9 ускоренного переноса, принимающая по шинам 11 и

l2 вырабатываемые микропроцессор" ными элементами 8 сигналы ускоренного переноса. Сигнал полного переноса на шине 16 запоминается с приходом синхросигнала в блоке ) микропрограммного управления. Результат операции может передаваться на выход 7 устройства из накапливающего

В регистра микропроцессорных элементов 8 через шину 10 и блок 3 обмена информацией.

Микропроцессорные элементы 8 выI полняют определенный набор операций, результаты которых запоминаются в накапливающем регистре или в какомлибо другом регистре сверхоперативной памяти. Вывод результата на выход 7 устройства из любого регистра сверхоперативной памяти требует не" ресыпки результата в накапливающий регистр микропроцессорных элементов

8 с предварительным запоминанием содержимого накапливающего регистра в свободном регистре сверхоперативной памяти и последующего его восстановления, если данные из накапливающего. регистра должны использоваться в последующих шагах микро" программа. Вывод содержимого любого регистра сверхоперативной памяти на выход 7 устройства через блок обмена информацией требует выполнения трех шагов микропрограммы.

15

30

Для сокращения количества выполняемых шагов введен второй блок 4 обмена информацией и элемент И 6, с помощью которых осуществляется вывод содержимого регистра сверхоперативной памяти на выход 7 устройства за один машинный шаг беэ разрушения содержимого накапливающего регистра.

При выполнении арифметических опера" ций над операндами, одним из которых является содержимое регистра внут45

50 мента 8, а вторым — содержимое шины 15 констант, двухразрядный микропроцессорный элемент 8 вырабатывает си) палы ускоренного переноса на шинах ll (сигнал Х) и 12 (сигнал Y) г

55 ренней памяти микропроцессорного элеоKо (!)

Y R,R + К,К, +К,К +R К, + где R — двоичное значение (О или !) содержимого младшего разряда внутреннего регистра;

R — двоичное значение (О или !) содержимого старшего разряда внутреннего регистра;

К вЂ” двоичное значение (О или 1) содержимого младшего разряда шины )5;

K - двоичное значение (О или !) содержимого старшего разряда шины 15.

Приняв постоянные значения К10 р К,1 и подставив их в выражения !,1) и (2), получим

Х=*R (3)

Y *Rq (4) Выражения (3), (4) можно расширить для 2 -разрядного арифметикологического блока, построенного на базе микропроцессорных элементов 8;

Х„ R(, (5)

Y„- R", (6) где п),2„3...аСледовательно, на выходах совокупности шин 11, 12 для и микропроцессорных элементов 8 формируется содержимое внутреннего регистра следующего формата: и

R) R j ) о о

Цикл вывода содержимого регистра сверхоперативной памяти на выход 7 устройства осуществляется микрокомандой, которая формирует на шине 14 код операции, использующий в качестве первого операнда выбранный регистр сверхоперативной памяти, а в качестве второго операнда - содержимое шины )5 в виде константы

Ol OIO) Прн этом на вход дешифратора 5 из управляющего поля мик- рокоманды подается код, в соответствии с которым дешифратор вырабатывает на втором инверсном выходе сигнал запрета работы элемента И 6 и одновременно настраивает работу второго блока 4 обмена информацией на передачу содержимого выбранного внутреннего регистра сверхонеративной памяти на выход 7 устройства.

Синхросигнал на входе арифметикологического блока в данном машинном шаге отсутствует из-эа запрета работы элемента И 6, и содержимое

Составитель Л. Логачева

Редактор И.Рыбченко Техред З.Палий Корректор Л.Патай .

Заказ 7723/49 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул.Проектная, 4

1 сверхоперативной памяти и накапливающего регистра не изменяется.

Вывод содержимого регистра сверхоперативной памяти на выход 7 устройства через второй блок 4 обмена информацией может использоваться и в пошаговом режиме работы микропроцессорной системы с целью визуального наблюдения при отыскании неисправностей. В данном случае средствами инженерного пульта микропроцессорной вычислительной системы формируются сигналы режима вывода содержимого регистра сверхоперативной памяти и номер выбранного регистра, которые передаются в блок

1 микропрограммного управления. Ап198532 d паратура блока 1 микропрограммного управления вырабатывает по ним код операции на шине 14, константу

01...0101 на шине 15 н управляющий код на входе дешифратора 5.

Таким образом, предлагаемое операционное устройство позволяет осуществить вывод на выход устройства содержимого внутренней памяти сек10 ционированных микропроцессорных элементов без его разрушения за один машинный шаг. Это позволяет не только повысить производительность вычислительной системы, но и расши1 рить возможности диагностирования и уменьшить объем микропрограммной памяти.