Устройство задержки

 

Изобретение относится к импульсной технике, в частности, к устройствам с широким диапазоном электронной регулировки временной задержки информации , устройство может быть использовано в радиолокации при цифровой обработке сигналов. Цель изобретения - расширение диапазона регулирования временной задержки, повьш:ение быстродействия путем исключения счетчика считывания. Устройство содержит генератор 1 счетных импульсов, делитель .2 числа импульсов на два. схему 3 объединения,, входной 4 и выходной 5 регистры хранения, инвертор .6, первую и вторую двухвходовые схемы 7 и 8 совпадения,ЗК -триггер (ТГ) 9, промежуточный резистр 10 хранения, адресный счетчик 11, регистр 12 хранения адреса, счетный ТГ 13, оперативное ЗУ 14, третью двухвходовую схему 15 совпадения, схему 16 сравнения, входные шины 17 установки общей задержки устройства, схему 18 вычитания , входные шины 19. В устройстве осуществляется широкий диапазон регулирования .временной задержки, исо ключена зависимость величины, -опре€ деляющей задержку, от сдвига между О) адресными счетчиками, повьш1ены точ .ность получаемой задержки,, быстродействие и надежность работы устройства . На чертежах, приведенных в описании изобретения, показаны временные диапазоны, поясняющие принцип формирования задержки. 3 ил.

СВОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

;Л „, 1202045 ц ф II 03 К 5/13

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMV СВИДЕТЕЛЬСТВУ

Ц (/ Я:„ / ь

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3779420/24- 1 (22) 10.08.84 (46) 30.,12.85. Бюл. Р 48 (72) Н.И. Седлеренко (53) 621.374(088.8) (56) Авторское свидетельство СССР

В 635609, кл. EI 03 К 5/13, 1978.

Патент Великобритании 9 2013379, кл. G 4 А, 1977. (54) УСТРОЙСТВО ЗАДЕРЖКИ (57) Изобретение относится к импульсной технике, в частности, к устройствам с широким диапазоном электронной регулировки временной задержки информации, устройство может быть использовано в радиолокации при цифровой обработке сигналов. Цель изобретения — расширение диапазона регулирования временной задержки, повышение быстродействия путем исключения счетчика считывания. Устройство содержит генератор 1 счетных импульсов, делитель .2 числа импульсов на два, схему 3 объединения,, входной 4 и выходной 5 регистры хранения, инвертор .6, первую и вторую двухвходовые схемы 7 и 8 совпадения,1К -триггер (ТГ)

9, промежуточный резистр 10 хранения, адресный счетчик 11, регистр 12 хранения адреса, счетный ТГ 13, оперативное ЗУ 14, третью двухвходовую схему

15 совпадения, схему 16 сравнения, входные шины 17 установки общей задержки устройства, схему 18 вычитания, входные шины 19. В устройстве осуществляется широкий диапазон регулирования .временной задержки, исключена зависимость величины, апре- с

Ю деляющей задержку, от сдвига между адресными счетчиками, повышены точ.ность получаемой задержки, быстродействие и надежность работы устройства. На чертежах, приведенных в описании изобретения, показаны временные диапазоны, поясняющие принцип формирования задержки. 3 ил.

16 сравнения двух р -разрядных двоичных чисел и на адресные р -разрядные входы схемы 14 оперативного запоминающего устройства. С входных шип

17 установки общей задержки устройства через схему 18 вычитания поступает р -разрядное двоичное число общей задержки на вторую группу входов схемы 16 сравнения чисел, выход которой соединен с вторым входом схемы 15 совпадения . Информационные гп-разрядные данные по входным шинам

19 подаются на 3 -входы т -разрядного входного регистра 4 хранения, выходы которого подключены на 3 -входы и-разрядного оперативного запоминающего устройства 14, соединенного своими выходами с входами щ1-разрядного промежуточного регистра 10 хранения.

Выходы промежуточного регистра 10 хранения подключены на 3 -входы lt1-pG3 рядного выходного регистра 5 хранения, выходы которого являются выходными шинами 20.

25 Устройство задержки работает следующим образом.

Импульсы частоты 2 Р, вьдаваемые генератором 1 (фиг. 3, 2F),делятся

В пополам на делитель 2 числа импуль30 сов (фиг. Ç,Г ) и передним фронтом записывают с темпом F в ц -разрядный регистр 4 хранения информационные tn -разрядные данные, например А, поступающие по входным шинам 19,при

35 этом на выходе регистра 4 хранения устанавливается соответствующая поступившая Ф -разрядная информация

А (фиг, За). Одновременно импульс, записавший информацию во входной

40 регистр 4 хранения, производит следующее: 1) передним фронтом переписывает значение Р -разрядного числа, соответствующее нулевому значению в начальном состоянии адресного

45 счетчика 11, в р -разрядный регистр

12 хранения адреса (фиг, Зб,в), с выхода которого это нулевое р -разрядное число подается на р --разрядный адресный вход оперативного запоминаю50 щего устройства 14, и определяет адрес считывания и записи в данный момент времени, при этом на выходе оперативного запоминающего устройства 14 устанавливается и -разрядная

55 информация, соответствующая поступившему адресу; 2) передним фронтом переписывает значение и -разрядного про-, межуточного регистра 10 хранения в

1 1202045

Изобретение относится к импульсной технике, а именно к устройствам с широким диапазоном электронной регулировки, временной задержки информации, и может быть использовано 5 в радиолокации при цифровой обработке сигналов.

Целью изобретения является расширение диапазона регулировки временной задержки, повышение быстро- 10 действия за счет исключения счетчика считывания °

На фиг. 1 приведена общая задержка устройства; на фиг. 2 — функциональаня схема устройства задержки; 15 на фиг. 3 — временные диапазоны,поясняющие принцип формирования задержки.

Устройство задержки содержит

20 генератор 1 счетных импульсов, выход которого подсоединен через делитель

2 числа импульсов на два к входу двухвходовой схемы 3 объединения, к тактовому входу и -разрядного входно-. го регистра 4 хранения, к тактовому входу % †разрядно выходного. регистра 5 хранения; через инвертор 6 к входу первый двухвходовой схемы 7 совпадения; через вторую двухвходовую схему 8 совпадения к счетному входу 3К -триггера 9, единичный выход которого подключен к второму входу первой двухвходовой схемы 7 совпадения, к тактовому входу и -разрядного промежуточного регистра 10 хранения, к счетному входу p -разрядного адресного счетчика 11 и на второй вход схемы 3 объединения. К тактовому входу р-ðàçðÿäíîãî регистра 12 хранения адреса подсоединен выход делителя 2. Выход двухвходовой схемы 3 объединения подключен к счетному входу счетного триггера

13, единичный выход которого подключен к второму входу двухвходовой схемы 8.

Выход схемы 7 совпаденияподключен к входу "Запись-считывание"m-разрядного оперативного запоминающего устройства 14, к входу 3К -триггера 9 и через третью двухвходовую схему 15 совпадения на вход установки в ноль

Р -разрядного адресного счетчика.ПряО мые Р -разрядные выходы адресного счетчика 11 параллельно подключены на D -входы р -разрядного регистра 12 хранения адреса, выходы которого подключены к первой группе входов схемы

02045 4

55

3 12 выходной m -разрядный регистр Ь хранения (фиг. 3 м, н); 3) через схему

3 объединения поступает на счетный вход счетного триггера 13 и задним фронтом устанавливает его в единичное состояние (фиг. Зг).

Установившись в единичное состояние, счетный триггер 13 разрешает прохождение импульсов частоты 2 F от генератора 1 через схему 8 совпадения, Первый импульс частоты 2F, появившийся на выходе схемы 8 совпадения (фиг. Зд), через схему 3 объединения поступает на счетный вход счетного триггера 13 и задним фронтом устанавливает его в нулевое состояние (фиг. 3r), запрещая тем самым дальнейшее прохождение импульсов частоты 2 F через схему 8 совпадения. Одновременно этот импульс с выхода схемы 8 совпадения выполняет следующее:

1) заднимфронтом записывает в промежуточный vn -разрядный регистр 10 хранения ранее установившуюся по нулевому адресу на D -входах т -разрядную информацию с оперативного запоминающего устройства 14 (фиг. Зм); 2) поступает на счетный вход адресного р-разрядного счетчика 11 и по заднему фронту увеличивает на единицу его значение (фиг. Зб); 3) поступает на счетный вход 7К -триггера 9 и передним фронтом устанавливает его в единичное состояние. Установившись в единичное состояние, 3К -триггер 9 разрешает прохождение импульсов от генератора

1 проинвертированной схемой 6 частоты 2 F (фиг. 3, 2F) через схему 7 совпадения. Первый импульс инверсной частоты 2F появившийся на выходе схемы 7 совпадения (фиг. Зж), поступает на К -вход 3К -триггера 9 и задним фронтом устанавливает его в нулевое состояние, запрещая тем самымдальнейшее прохождение инверсных импульсов частоты 2F через схему 7 совпадения.

Одновременно этот импульс с выхода схемы 7 совпадения поступает на вход схемы 15 совпадения и на вход "3a-. пись-считывание" оперативного запоминающего устройства 14 и записывает по ранее установившемуся нулевому адресу поступившую на Р -входы щ -раз рядную информацию А с регистра 4 хранения ° По входным шинам 17 подается в параллельном коде некоторое двоичное р -разрядное число К, определя-.. ющее требуемую общую величину времен

40 ной задержки устройства ца =КТ где Т = "(. — период. На схеме 18 из заданного р -разрядного числа К общей задержки любым из известных способов вычитается цифра 2 и резуль тат К 2 подается на вторую группу входов схемы 16 сравнения двух р-разрядных двоичных чисел, на первую группу входов которой подаются числа из регистра 12 хранения адреса. Так как общая задержка устройства состоит из суммы задержек на входном регистре 4 хранения, на оперативном запоминающем устройстве 14 и на выходном регистре 5 хранения (фиг. 1), при этом промежуточный регистр 10 дополнительной задержки в общую задержку не вносит, то в схеме 18 должно производиться вычитание из числа К цифры 2 для правильного выбора длительности задержки в схеме 14 оперативного запоминающего устройства путем установки адреса на ее адресных входах, равного в данном случае числу К-2. После прихода К-2 импульса частоты 1-" (фиг. Ç,F) из частоты 2 F генератора 1 на выходе схемы 8 совпадения формируется импульс К -2 (фиг. Зд), который задним фронтом в адресном счетчике 11 устанавливает число К -2 (фиг. Зб), и пришедший следующий К-1 импульс частоты F (фиг. Ç,F) передним фронтом переносит это число в регистр 12 хранения адреса (фиг. Зв), из которого оно подается как на адресный вход оперативного запоминающего устройства 14, так и на первую группу входов схемы 16 сравнения .двух р -разрядных двоичных чисел, на второй группе входов которой также подано число К -2; Тогда в результате срав1нения двух одинаковых чисел на выходе схемы 16 сравнения формируется потенциал (фиг. Зк), разрешающий прохождение К -1 импульса из схемы 7 совпадения (фиг. Зл) через схему 15 совпадения, который устанавливает передним фронтом адресный счетчик 11 в нулевое положение (фиг. Зб). Следующий К импульс частоты F (фиг. Э, Г) передним фронтом переписывает нулевое р -разрядное число из адресного счетчика 11 в регистр 12 хранения адреса (фиг. Зв), по которому в этом же такте T импульса частоты F (фиг. Зб) происходит считывание ранее записанной информации А из оперативного запоминающего устройства

1202045

Формула изобретения 40

Устройство задержки, содержащее у -разрядный регистр хранения адреса, оперативное запоминающее устройство, Р --разрядный адресный счет- 45 чик, генератор счетных импульсов, о т л и ч а ю щ е е с я тем, что, с целью расширения диапазона регулировки временной задержки и повышения быстродействия, в него дополни- 50 тельно введены делитель числа импульсов на два, двухвходовая схема объединения,гп -разрядный входной регистр хранения, tn -разрядный выходной регистр хранения; инвертор, пер- 55 вая двухвходовая схема совпадения, вторая двухвходовая схема совпадения,JK -триггер, и -разрядные проме14 в регистр .10 хранения, одновременно нулевое -разрядное число из регистра 12 хранения поступает на схему 16.сравнения, на втором входе которой находится число К-2, при 5 этом совпадения чисел нет и схема 16 запрещает прохождение импульсов (фиг. Зк) через схему 16 совпадения.

Поступивший К +1 импульс .частоты F (фиг. З,F ) переписывает информацию

А иэ предварительного регистра 10 хранения в выходной регистр 5 хранения, с выхода которого она подается на выходную шину 20,. Таким образом, через Т -К периодов частоты F (фиг.З. 15

F) информация появляется на выходе устройства задержки, что и представляет собой установленную ранее задержку а = К 7 (фиг. Зн). Диапазон регулировки величины временной задержки информации в описываемом устройстве задержки можно изменять в пределах 5а = (2 + 3 ).Т, где J = О, 1,2,, а минимальная з ад ержк а при

Ф 25 ,1 = 0 есть р «„=2Т, Считывание и запись информации в оперативное запоминающее устройство происходит за один период частоты F по одному и тому же адресу.

Таким образом, в предлагаемом устройстве задержки осуществляется регулирование в широком диапазоне временной задержки, исключена зависимость величины, определяющей задержку, от сдвига между адресны- 35 ми счетчиками, повышена точность получаемой,задержки, быстродействие и надежность работы устройства. жуточный и выходной регистры х",н-ния, счетный триггер, третья входовая схема совпадения, схема сравнения, схема вычитания, причем выход генератора счетных импульсов соединен через делитель числа импульсов на два с входом двухвходовой схемы объединения,с тактовым входом и-разрядного входного регистра хранения, е тактовым входом m-разрядного выходного регистра хранения, с тактовым входом р -разрядного регистра хранения адреса, через инвертор — с входом первой двухвходовой схемы совпадения, а через вторую двухвходовую схему совпадения — с счетным входом JK -триггера, единичный выход которого соединен с вторым входом первой двухвходовой схемы совпадения, с тактовым входом е-разрядного промежуточного регистра хранения, с счетным входом р -разрядного адресного счетчика, с вторым входом двухвходовой схемы объединения, выход которой соединен с счетным входом счетного триггера, единичный выход которого соединен с вторым входом второй двухвходовой схемы совпадения, выход первой двухвходовой схемы совпадения соединен с входом "Запись-считывание" опера тивного запоминающего устройства,с

K --входом JK-триггера и через третью двухвходовую схему совпадения — с входом, установки в "0" р -разрядного адресного счетчика, прямые выходы которого соединены с соответствующими входами р -разрядного регистра хранения адреса, выходы которого соединены с первой группой входов схемы сравнения и с адресными входами оперативного запоминающегo устройства, ш ны установки общей задержки через схему вычитания соединены с второй группой входов схемы сравнения, выход которой соединен с вторым входом третьей двухвходовой схемы совпадения, входные шины соединены с соответствующими входами п -разрядного входного регистра хранения, выходы которого соединены с соответствующими входами оперативного запоминающего устройства, соединенного своими выходами с соответствующими входами ь1-разрядного промежуточного регистра хранения, выходы которого соединены с соответствующими входами

1202045 8

3К -триггера соединен с вторым входом второй двухвходовой схемы совпадения.

М-разрядного выходного регистра хранения, при этом его выходы соединены с выходными шинами, а выход

2F

Уцг.5

Составитель Г. Крапива

Техред С.Мигунова

Редактор М, Циткина

Корректор,И. Самборская

Заказ 8105/60 Тираж 871 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

F а д

Л

Н

0Йцм ьайржка - I hit (Йип)

Фцг.1 и