Устройство для быстрого преобразования фурье

 

Изобретение относится к области вычислительной техники и позволяет одновременно с вьтолнением базовой операции быстрого преобразования Фурье вычислять усреднение, модуль и фазу комплексьшх чисел. Устройство содержит блок регистровой памяти, умножитель, сумматор-вычитатель, регистры числа и коэффициента, первый и второй регистры результата, регистр адреса, мультиплексор, блок памяти весовых коэффициентов, блок памяти значений арктангенса, два ключа, блок синхронизации. Для повышения точности вычислений предусмотрен вариант устройства со средствами нормализации чисел. I з.п. ф-лы, 7ил. i (Л

СО)ОЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

1511 4 С .06 Е 15/332 к1 описания NBQE pETEHNR /

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

>аай (21) 3783895/24-24 (22) 25.08 ° 84 (46) 23.01.86.Бюл. № 3 (71) Киевский ордена Ленина политехнический институт им.50-летия Великой Октябрьской социалистической революции (72) Ю.С.Каневский, И.П.Краснощеков, Б.А.Некрасов и А.M.Ñåðãèåíêo (53) 68).325(088.8) (56) Авторское свидетельство СССР

М - 1012240, кл. G 06 F 7/38, 1981.

Авторское свидетельство СССР

1)01896, кл. G 06 F 15/332, 1982. (54) УСТРОЙСТВО ДЛЯ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ

„„ЯО„„ПОВВОЗ Д (57) Изобретение относится к области вычислительной техники и позволяет одновременно с выполнением базовой операции быстрого преобразования

Фурье вычислять усреднение, модуль и фазу комплексных чисел. Устройство содержит блок регистровой памяти, умножитель, сумматор-вычитатель, регистры числа и коэффициента, первый и второй регистры результата, регистр адреса, мультиплексор, блок памяти весовых коэффициентов, блок памяти значений арктангенса, два ключа, блок синхронизации. Для повышения точности вычислений предусмотрен вариант устройства со средствами нормализации чисел. 1 э.п. ф-лы, 7ил.

6802 и мнимые части преобразованных отсчетов соответственно; действительные и мнимые

С,В иС,В» части исход1 120

Устройство относится к вычисли" тельной технике и предназначено для построения систем цифровой обработки сигналов, основанных на выполнении алгоритма быстрого преобразования

Фурье.

Целью изобретения является расширение его функциональных возможностей за счет вычисления усреднения, модуля и фазы комплексных чисел, а также повышение точности за счет нормализации исходных операндов.

В устройстве производится вычисление базовой операции быстрого преобразования Фурье (БПФ) по формулам

А1 = Вк + Cg Wg — Cia

А„=В, + C

А =Вт — CgWy CzWa, где А1, А и А1, А21 — действительные

25 вания второго варианта устройства при вычислении модуля фазы комплексного числа с повышенной точностью.

Арифметическое устройство (фиг.1) содержит блок .1 регистровой памяти, умножитель 2, сумматор-вычитатель 3, регистры 4 числа и коэффициента 5, первый 6 и второй 7 регистры результата, регистр 8 адреса, мультиплексор 9, блок 10 памяти весовых коэффициентов, блок ll памяти значений арктангенса, два ключа 12 и 13, блок

14 синхронизации1 состоящий иэ счетчика 15 и узла 16 памяти микрокоманд информационный 17 и адресный 18 входы и выход 19 устройства, причем умножитель 2, сумматор 3, регистры 4-6 образуют вычислительный блок 20. Вариант устройства (фиг.2) дополнительно содержит первый и второй блоки 21 и 22 сдвига, регистр

23 порядка, схему 24 сравнения и коммутатор 25 порядка, причем, каждый иэ блоков 21 и 22 сдвига содержит регистр 26 операнда, сдвигатель 27, выходной ключ 28, регистр 29 кода сдвига и узел 30 анализа порядка.

В обоих вариантах реализации устройства счетчик 15 блока 14 явгде А

А

40 вующих шин. ных отсчетов;

Ыт, Wg — действительная и мнимая части весового коэффициента.

Вычисление усреднения в устройстве производится по формуле

А В

А = А — — +— ш m — усреднение; усредняемый отсчет; — текущее среднее;

m = 1,2...,М вЂ” текущее количество усреднений.

Эта формула аналогична формулам базовой операции БПФ.

Вычисление модуля и фазы производится по формулам

mpd A = YÀÊ + Ат

А1 р(А) = arctg—

Ав, На фиг. 1 представлена схема реализации устройства; на фиг„2 — то же, вариант; на фиг.3 — схема блока сдвига;на фиг,4-6 — алгоритмы функционио рования первого и второго вариантов устройства при вычислении базовой операции БПФ, усреднения, модуля фазы комплексного числа соответственно; на фиг.7 — алгоритм функционироляется двоичным счетчиком по модулю двенадцать и содержит синхровход 31 и вход 32 начальной установки и выходом соединен с адресным входом узла 16 памяти микрокоманд, первый

33 и второй 34 управляющие входы которого являются входами для задания режима работы устройства, а выходы

35-52 являются выходами соответствующих шин блока 14.

У второго варианта устройства блок 14 синхронизации содержит до— полнительно выходы 53-56 соответстВходы синхронизации регистров

4-9,23 устройства и регистров 26 и 29 блоков 21 и 22 сдвига, которые принимают операнд по спаду синхросигнала, подключены к входу 31 тактовых импульсов устройства. Блок l выполнен так, что по сигналу шины 39 в один из регистров 1,1-1,4, определяемый кодом на шинах 35 и 36, записывается значение отсчета со входа

l7,, а по сигналу шины 40 на выход блока 1 выдается содержимое регистра, определяемого кодом на шинах 37 и

38„ Так, например, устроен блок регистров из микросхем К155РП1, выход

1206802 которого допускает объединение по

ИЛИ в общую шину. Умножитель 2, как и в известном устройстве, является комбинационным умножителем. Сумматор-вычитатель 3 при состоянии шины

44 логический "0" производит сложение,операндов на его входах, а при состоянии логическая "1" — вычитание из операнда на первом входе операнда на втором, а при. состоянии шины 45 логическая "1" представляет операнд на первом входе равным нулю.

Мультиплексор 9 адреса при состоянии шины 32 логический "0" припускает адрес по первому входу, а иначе по второму, при состоянии шины 46 логический 0" — выдает на свой выход код нулевого адреса. Таким свойством обладает, например, коммутатор на микросхемах К155КПЗ. Блок 10 памяти состоит из двух частей, причем первая из них выбирается при состоянии шины 33 логический "0", а иначе — вторая. B первой части блока !О хранятся весовые коэффициенты Ч и !! . причем по адресу записан коэффициент

cos(2%i/N). Во второй части блока 10 по адресу i=0,...2N-1 записан коэффициент 1/i npu i N и коэффициент

1/(i 1) при i > N, где N > 2 и и разрядность адреса блока 10.

Второй блок ll постоянной памяти также состоит из двух частей, причем первая часть выбирается при состоянии шины 50 — логический "0". В первой части блока 11 по адресу К=О. (N-1 хранятся коэффициенты lK/N во второй части блока 11 по адресу

К=О...,N-1 хранятся коэффициенты

arctg(K/CN), а по адресу K=N,..., 2N-1 — коэффициенты — arctg(K-N/Ï).

Оба блока постоянной памяти имеют тристабильный выход, который открывается при состоянии логический 0 на шине 49 для блока 10 и при логической "1" на шине 51 для блока 11, и могут быть реализованы на микросхемах ПЗУ КР568РЕ2 объемом 8 килобайт.

Первый 12 и второй 13 буферные каскады являются, повторителями с тристабильными выходами и открываются при логической "1" на шинах 49 и 52 соответственно. Узел 16 памяти микро. команд при коде 00 на шинах 33 и 34 выдает микрокоманды для вычисления базовой операции алгоритма БПФ, при коде Ol выдает микрокоманды для усреднения, а при коде 11 — для вычис5 !

55 ления модуля и фазы комплексного числа. Сдвигатель 27 блоков 21 и 22 является комбинационной схемой, ко— торая в блоке 11 сдвигает влево, а в блоке 22 — вправо операнд, хранящийся в регистре 26 операнда на количество разрядов, задаваемым кодом из регистра 29 кода сдвига, и сдвинутый операнд поступает на выход блоков 21 и 22 через тристабильный выходной ключ 28. Узел 30 анализа порядка выдает на выход блока 21 код, равный количеству незначащих разрядов перед старшей цифровой операнда иэ регистра 26 ° Каждый иэ блоков 21 и 22 сдвига может быть выполнен в виде микросхемы К1802ВР1. Схема 24 сравнения выдает на выход логическую

"1", в случае, если код на ее первом входе больше кода на ее втором входе и управляет мультиплексором 25 порядка таким образом, чтобы он пропускал код порядка, равный меньшему из кодов, выдаваемых регистром 23 порядка и блоком 21 сдвига. Схема

24 сравнения может быть микросхемой К555СП1.

Рассмотрим работу устройства в режиме вычисления базовой операции

БПФ.

На шины 33 и 34 подается код 00, по которому в узле !6 памяти микрокоманд выбирается часть с микропрограммой базовой операции БПФ, в первом блоке 10 постоянной памяти выбирается первая часть с коэффициента— ми Wp, и Wy. В течение всей работы устройства в этом режиме мультиплексор 9 пропускает адрес весового коэффициента со входа 18 на вход регистра 8 адреса, второй буферный каскад 13 пропускает операнды с выхода первого регистпя 6 результата на вход второго регистра 7 результата, регистр 4 числа, регистр 5 коэффициента и первый регистр 6 результата производят прием операндов в конце каждого такта по спаду синхросигнала. При поступлении сигнала на вход

32 счетчик 15 устанавливается в нулевое состояние, по которому иэ узла 16 памяти микрокоманд выбирается нулевая микрокоманда, по которой в нулевой регистр 10 блока 1 со входа

17 принимается операнд В!, для нулевой базовой операции БПФ, При поступлении синхроимпульса на вход 31 счетчик 15 переходит в первое состоя1206802 ние и,а первой микрокоманде в гервам такте в регистр 1..1 блэка 1 ре-. о гистров принимается операнд В| . Б этом же такте мультиплексор 9 выдает нулевой адрес, который записывается в регистр 8 адреса. В следующем, НТором такте в регистр 1,2 блока 1 рег О гнстров принимается операнд Ся, в регистр 8 адерса принимает"я .со вха- 1(! да 18 через мультиплексор 9 адрес весового коэффициента М, а в регистр

l, о числа ч принимается операнд Br.. из регистра 1„0,в регистр 5 коэффициента принимается число, равное cos(o) =1. В третьем такте умножитель 2 получает произведение чисел, хранящихся в рео гис-,рах 4 и 5, равное Вр - I которое, г1райдя без изменения через сумматор-вычитатель 3> записывается в 20 гервый регистр б результата. В этом же такте в регистр 1.3 блока 1 регисто ров принимается последний операнд С> для нулевой базовой операции БПФ, в регистр 8 адреса записывается адрес о коэффициента WZ, в регистр числа за-писывается из регистра „2 операнд

С О, а в регистр 5 коэффициента зао писывается коэффициент И . В четвертом такте умножитель получает про- 3(i

О О из-.едение C k N, которое на сумма— торе-вычитателе 3 складь.вается с содержимым первого регистра 6 результао о о та. и полученная- сумма В p - Ся + N

":.àïèñèâÿeòñÿ в регистр 6 в регистр

4 числа из регистра !.3 пересылается о операнд С1, а. в регйстр 5 записывао ет=» коэффициент NI, коммутатор 9 адреса выдает нулевой адрес, который записывается в регистр 8 адреса. В 4п пятом такте умножитель 2 получает о ргизвепение С . W которое на сумгаторе-вычитателе 6 вычитается из числа, хранимого в регистре 6, и перО о о о о о вый результат А р =Во + С,И -С 7т за-. » писывается в регистр б „в регистр 4 из регистра 1. 1 пересылается операнд

В:,, в реглстр 5 записывается число

+1, выбранное из блока 10, а в регистр 8 записывается адрес коэффлциента 1?-„. В шестом такте резульо тат А< пересылается из первого ðeгистра 6 результата через второй ключ 13 во второй регистр 7 результа.та, из которого далее выдается в ; > шину 19; полученное в умножителе 2 о произведение Вт ° 1, пройдя чере.з сумматор-вычитатель 3, записывается в региср 6, в регистр 4 числа из регистра 1.2 псресылается операнд С ., регистр 5 коэффициента ,, и ся коэффициент Ч,, в регистр 8 адреса с шины 18 через мультиглексар 9 заносится адрес коэффициента N . В седьмом такте умнажитель 2 получает о произведение С N1, которое склады—

Бается в сумматоре вычита геле 3 с о содержимым регистра 6, и сумма В| + о о

С Ъ! записывается в регистр б, в ре;.-истр 4 из регистра 1.3 пересы— о лается операнд С, в регистр 5 зао иисывается коэффициент У, в регистр

8 адреса записывается нулевой адрес ° о о

В восьмом такте произведение С1Мр,, полученное в умнажителе 2, складывается в сумматоре-вычитателе 3 с содержимым регистра б, ре

o a О 0 О О зультат А„ =В +С У +C!N< записывается в регистр б, в регистр 4 из регистра 1.0 пересылается операнд

В,, в регистр 5 записывается коэффициент +1„ в регистр 8 записывается адрес коэффициента hR. В девятом о такте результат А„1 пересылается из регистра 6 через буферный каскад 13 в регистр 7, произведение В< 1, пройдя через сумматор-вычитатель 3, записывается в регистр 6, в регистр 4 пересылаеrcя из регистра !.2 а .е—

О равд С к, в регистр 5 записывается о коэффициент Мо „. в регистр 8 запи— сывается адрес коэффициента Uy. Б о о десятом такте произведение СоИ<,палученнае в умножителе 2 вычитается в сумматоре-вычитателе из садержимоо о о га регистра б и результат Р -Cp N

"-аписывается в регистр б, в регистр

4 из регистра 1.3 пересылается апеа ранд С!, в регистр 5 записывается коэффлциент У1, в регистр 8 записывается нулевой адрес. В адиннадцао о там так —еп,.роиз:в-едение Ñ!1 1, полученное в умнажителе 2, складывается в сумматоре-вычитателе 3 с содержимым регистра б, и третий результат о о о о î а

А <=-Рок — C

1206802 пересыпается результат, произведео ние В 1, пройдя сумматор-вычитатель 3, записывается в регистр 6, в регистр 4 из регистра 1.2 пересыо лается операнд С, в регистр 5 заО писывается коэффициент W, в регистр 8 записывается адрес коэффиа циента W< в регистр 1.0 из входа

17 поступает операнд В новой базо- lp вой операции БПФ. В следующем тринадцатом такте полученное в умножио о теле 2 произведение С W вычитается из содержимого регистра 6 и рео > o зультат  — Со W<, записывается в !5 регистр 6, в регистр 4 из регистра о

1. 3 пересылается операнд С, в регистр 5 записывается коэффициент а

W, в регистр 8 записывается нулевой адрес, а в регистр 1.1 записы- 20

1 вается новый операнд В ° В четырI . 0 0 надцатом такте произведение С W< вычитается из содержимого регистра

6 в сумматоре-вычитателе 3 и последний, четвертый результат нулевой 25 о о о о О а базовой операции А =В1 — СкЫ -C Wg записывается в регистр 6, в регистр

4, из регистра 1.0 пересылается но1 вый операнд В, в регистр 5 записывается число 1, в регистр 8 записыва- 30 ется адрес нового коэффициента W p

В пятнадцатом такте результат А пересылается из регистра 6 через первый ключ 13 в регистр 7, произведение В 1 записывается в регистр 6, в регистр 4 из регистра 1 ° 2 пересылается новый операнд, в регистр 5

1 записывается коэффициент W а в регистр 8 записывается адрес коэффи1 циента W> . Далее работа арифметического устройства протекает аналогично с циклом, равным двенадцать тактов.

Таким образом, при непрерывной подаче на вход 17 устройства ис- 45 ходных операндов В р,,В, Cq С на

) i J его выходе через каждые три такта будут появляться по очереди резульJ 4 таты А„,,А1, А A<<(j=l,...m), а время вычисления базовой операции 50

БПФ будет равно длительности двенадцати тактов.

В режиме усреднения устройство работает следующим образом.

На шины 33 и 34 подается код 01 и, следовательно, выбирается вторая часть блока 10 памяти. В конце каждого такта осуществляется прием операн-. дон в регистры 4-6. При сигнале на входе 32 счетчик 15 устанавливается в нулевое состояние. На адресный вход 18 подается код и текущего количества усреднений, который поступает через мультиплексор 9 адреса на вход регистра 8 адреса. Нулевой о по счету усредненный операнд В поступает на вход блока 1 регистров по входу 17 и записывается в его нулевой регистр 1.0. В конце нулевого такта в регистр 8 адреса записывается код и. По приходу синхроимпульса на вход 31 состояние счетчика 15 уве" личивается и он устанавливается в первое состояние, по которому из узла 16 памяти микрокоманд выбирается следующая микрокоманда, по которой в конце первого такта в регистр 1,1 блока регистров записывается нулевой отсчет текущего среднего А, в регистр 4 числа записывается В, а о в регистр коэффициента записывается коэффициент 1/и, выбранный из блока

10 памяти по адресу, определенному кодом числа и из регистра 8 адреса.

В этом же такте коммутатор 9 выдает код нулевого адреса, который записывается в регистр 8 адреса. В следующем, втором такте сумматор-вычитатель 3 пропускает произведение

В (1/и), полученное в умножителе 2, и в конце такта оно записывается в первый регистр 6 результата. В этом же такте в регистр 4 числа записывается Ао, а н регистр 5 коэффициента записывается число 1.0, которое считывается из блока 10 памяти по нулевому адресу, что соответствует максимальному числу, представимому в данном устройстве. В третьем такте сумматор-вычитатель 3 складывает содержимое В (1/n) регистра 6 с произведением В и в конце такта сумма Ао записывается в регистр 6. Одновременно н регистр 1.0 блока 1 регистров заносится новый операнд, который записывается в регистр 4, а в регистр 5-1/и. В четвертом такте сумматор-вычитатель 3 производит вычитание из содержимого регистра 6 произведения А (1/п)и в регистр 6 с записывается результат А =Ао!

А (1/n)+Bo(1/n), в регистр 1.1 блока регистров 1 записывается новый отсчет текущего среднего А, в регистр 4 записывается из регистра

1206802

1.,0,, в регистр 5 записывается число

1/и из блока 10 памяти. В пятом такI те результат А записывается ва второй регистр 7 результата., в регистр записывается произведение В) (1/и), в регистр ч записывается А.), а в регистр 5 записывае" ñÿ число +1. g=".— лее процесс вычисления повторяется с периодам три такта. При этом на вход поступают аперанды В, и А;;, а на 33йкад 1 9 с p I истра 7 выдаются

1 результаты А . Поскольку счетчик 1, *" j счита="ò по модулю двенадцать в части узла 16 памяти микрокоманд, выбиг аемый кодом 01 на шинах Зэ и 34 фрагмент из трех микрокоманд, записа»ных по пулевому, первому и HT0pG— му адресам, повторен еще три раза в ".,i!".Йках с. Третьей по одиннадцатую.

Устройство вычисляет модуль modB u фазу 1 (В) комплексного числа В-=В +

+ ЗВ- r!pII i"I7Lr033!HH !uIIH 33 и ЗЙ, нам 00. Первый вариант устройства выполняет вычисление с невысокой точностью. В =-»òîè режиме мультиплексор

ПОQпуcкаеY КОды пО вTОрОмg нc3прав лe: — Iê!à, ко входу второго регистра 7 результата подключается выход второго блока 11 постоянной памяти, регистры А-6 вычислительного блока 20 в каждом такте осуществляют прием опе.ранца, в первом блоке 10 памяти выбра -;а "-торая часть. После прихода сигнала IB шину 32 счетчик 15 "ràê— тов устанавливается в ноль,, Па нуле-.

I3o."-I микрокоманде в нулевом такте в рег:-:стр 1.0 блока ) регистра принимается реальная часть нулевого исходо нога данного В . В следующем первом такте в регистр ч пересылается из

1,0 алака l о ранд В<,, который также через первь1Й клкьч 12 пересылается в реги" тр 5, а та<же принимается в регистр 8 как адрес. Для коэффициента. 1/B ),, а мнима3Я ."асть нулевога данного В< заноо сится г регистр 1,1. Во втором такте умнажитель 2 получает произведение

О О 0 7

В Р =(P>o j,I;îòoðoå записывается в регистр 6, из регистра 1. 1 блока регистров в регистры ч и 5 пересыО ласTcR операнд В . В третьем T:.I! Tе

О О произведение В- B>, полученное в умножителе 2,, складывается:= содержимым регистра 6 в сумматора †вычитателе 3 и результат (В ) + (В3) ваги. сыва тся в регистр 6 в регистр 4 из р гистра 1. 1 пересылается операнд В, а в регистр 5 эаписывас- ся выбран— о нае из блока 1 О памяти числО i /Á д

В этом же такте в регистр . .0 блока

1 эаписыва". rñt! новый операнд Вр . В четвертом такте регIIc TpQB выдается код числа (В ) +(Вд ) =(В ) на ад— ресный вход блока 11 памяти, с ка—

1, ) торим выдается резулы ат, ) В ) гшадВ, к.эгорое записывается в регистр 7 pe"-,óI3!oòàòà, при этом выбирается пер— вая часть блока 11 памяти. В этом же r;3кте умножитель 2 1)олучает произв ведение В ) (1/Б; ) . которое,. п)зайдя

Чврв 3 C I ÌIIтар I!o!ЧИСЛИТЕЛЬ 3 3 аПИ сь)вается в р гистр 6, новый операнд

В, и е)3есылаете я 3 егистрь. ч, э и

8, В пятом такте выбранным оказы—

20 ВаРТСЯ ВТО)3ая Ча.C r!o бЛОКН 11 Памяти на адр сс ный вхОД ката)эа1" О с р е

o o гистра 6 -Заступает код числа В) /Вr,; па которому с выхода блока 11 вы—

o! o дается число arctg (BI /Вк) и ",аписы25 вается в регистр 7. Дальше устрой— ство продолжает рабату аналогична с периодом три такта. В узел 16 памяти микрокоманц записана микропрограмма даннага режима, состоящая из четырех

30 одинаковых фрагментов из трех микрокоманд каждый.

Б первом варианте устройст.»а- -e— зультаты имеют не менее п/2 точных разрядов, где п — разрядность адре— а бпэкОВ 10 и 11 памЯти„ В случае если необходима более высокая тач— ность ре зульт атов, приме няет с я вт арой вариант арифметического устройства. Эта арифметиче-кое устройство при вычислении модуля и фазы комплекснога числа работает следующим образом.

О

В нулевом такте операнд В -, гас-упает w p: — .".Истр . О б,пo::.2 Ре— г!-.:.с гров. В первом такте операндов

В „пересылает",ÿ из регистра 1. 0 в

Ii рег !harp 26 операнда первого блока

21 сдвига, а в регистр 1.1 принимаа ется операнд В . ВО втором такте узел 30 анализа порядка блока 21 опаевеляет количество нулей перед о ста)ишим значащим разрядам числа Вр из регистра 26 и кад порядка, равный этому количеству, принимается регистром 23 порядка., а в регистр 26 б Ioка ?! из регистра 1 .! пересылается операнд В-, . В третьем такте узел

30 анализа порядка выдает коц па! 206802

12 рядка для операнда В, мультиплексор 25 пропускает меньший из кодов

О ( о порядка для числа В. и для числа Вк к) хранящегося в регистре 23 порядка, и этот код К запоминается в регистрах 29 кода сдвига первого 21 и второго 22 блоков сдвига, а в регистр 26 блока 21 принимается опео ранд В z из регистра 1. О. В четвер- !О о том такте операнд Во в блоке 21 сдвига, пройдя через узел 27 сдвигателя, оказывается сдвинутым на К

К о разрядов влево и операнд 2 Вр, пройдя через выходной ключ 28.блока 21, записывается в регистр 4, а пройдя далее через второй вход мультиплексора 9 и первый ключ 12, записывается соответственно в регистры 8 и 5.

В пятом такте в регистр 26 блока 21 20 сдвига из регистра 1.1 пересылаето ся операнд В . В это же время на уиножителе 2 получается произведение о К О

2 Вп 2 Вр, которое, пройдя через сумматор-вычитатель 3, записывается в регистр 6. В шестом такте сдвигатель 27 блока 21 производит сдвиг содержимого регистра 26 на К разрядов влево и операнд 2" Bl из блока

21 пересылается в регистры 4 и 5 со†30 ответственно. В этом же такте новый ! операнд В засылается в регистр !.0 блока 1 регистров. В седьмом такте по адресу, определяемому числом 2 В, К о хранящемся в регистре 8, из блока 10 ! о ,памяти выбирается код числа 1/ (2.B) который записывается в регистр 5, одновременно уиножитель 2 получает (О К О произведение ? В! 2 В1, которое складывается в сумматоре-вычитателе 40

3 с содержимым регистра 6 и дает сумму 2 E(Bо) +(В„l )=2 "(В ), которая записывается в регистр 6. В этом же такте в регистр 26 блока 2! пересылается новый операнд В> из регист- 45 ра 1.0, а в регистр 1.1 записывается новый операнд В . В восьмом такте на адресный вход блока 11 памя— ти из регистра 6 подается код числа

2 В, по которому иэ блока 11 вы- 50

1L !!. дается код числа !2 (ВО) =2 mod(В ) который записывается в регистр 26 второго блока 22 сдвига. Одноврео y, о менно произведение 2 В /2 ° Вк о о

В /В!, пройдя через сумматор 3, за-5g писывается в регистр 6. В этом же такте код порядка для В записывается в регистр 23, а в регистр 26 первага блока 21 сдвига пересылается иэ о регистра 1. 1 операнд В, В девятом такте сдвигатель 27 блока 22 производит сдвиг вправо на К разрядов содер;arvroro регистра 26 того же блока о и результат nod(B ) из блока 22 пересылается в регистр 7, а в регистры

30 блоков 21 и 22 записывается код

1 сдвига для новой пары операндов В!! и В, в регистр 26 блока 21 эаписы1 вается операнд Ви . В десятом такте из регистра 6 на адресный вход блока 11 памяти выдается код операнда о о

В| /В, по которому с блока 11 выбирается число, равное результату о о

arotg(B

Ф а р м у л а и з о б р е т е н и я

1. Устройство для быстрого преобразования Фурье, содержащее умножитель, регистры числа и коэффициента, первый и второй регистры результата, сумматор-вычитатель, блок микропрограммного управления, причем выходы регистров числа и коэффициента подключены к входам первого и второго операндов умножителя соответственно, выход первого регистра результата подключен к входу первого операнда сумматора-вычитателя, выход которого поцключен к информационному входу 206802 первого регистра результата, выход второго регистра результата является выходом устройства, вход тактовых импульсов блока микропрограммного управления является одноименным входом устройства, о т л и ч а ю щ е— е с я тем, что, с целью расширения функциональных возможностей устройства за счет вычисления усреднения, модуля и фазы комплексных чисел, в него введены блок регистровой памяти, мультиплексор, регистр адреса, два ключа, выполненных с трехстабильными выходами, блок памяти весовых коэффициентов, блок памяти значений арктангенса, адресный вход и выход которого поразрядно объединены с информационным входом и выходом второго ключа соответственно и подключе- ны к выходу первого регистра результата и информационному входу второго регистра результата соответственно, выход умножителя подключеч к входу второго операнда сумматора-вычитателя, информационный вхац блока

,-:е ::c "рав ОЙ ii,"i ::" H являетcil инфаР::асП;"..ЗиьтМ ВХОДОМ УСтРОйетВа, ВЫХОД =.-лака регис-:. ровой т.aMaãè подклю-.-,e;.

К К!;-сфсаРМадс.саННЬссМ БХОДаМ РЕГИСТР 3 числа, первого ключа и мультиплексo-ра „=..ыхад которого гадключe6 к информационному в Оду регистра адреса, выха с которого подклю.ен через блов памяти весовых коэффициентов к информационному входу регистра коэффициента, адресный вход мультиплексора

«заявятся одноименным входом устройств, выход первого ключа подключен

-:-.-Иформационному входу регистра коэффициента, вход сброса и входы признаков блока микропрограммного управления являются входом начальной установки и" входами задания режима устройства соответственно, с первого по четверты - выход«ы блока микропрограммного управления соединены " входами адреса записи и адреса читывания блока регистровой памяти, входы сигналов записи и выборки которого соединены с пятым и шестым выходами блока микропрограммного управления соответственно, седьмой, восьмой и девятый выходы котарага соединены с разрешающими входами регистра числа, регистра коэффициента и первого регистра результата соответственно, управляю1цие вхэды сумМВТорВ-B6l÷èòàòåëÿ соединены с десятым и одиннадцатым выходами блока микропрограммного упра =ления, двенадцатый выход кат. рога соединен с входом выборки м:льтиплексора, вход управления которога соединен с вхо-дом первого признака блока микропрограммного управления, триналц:.т61й и ЧЕтЫРНаДЦатЫй ВЫХОс,Ы IOTOPOI O 0-"— динены с разрешающими входами. рЕ. гистра адреса и второго регистра результата соатветс .вс,.на„ вхап страбирования первого ключа соединен с инверсным входа выдачи инАор.. ации блока памяти в".ñoâûõ коэффициентов.а управления., лосем;.lanai,а -..4 H ад катар го cot@\. ен с. вход.с" ..тра5Ii,;овань-:я второго кляча.

?. Устройство па п.! ... а ающе е с я тем, чта, ., oI;6li ;l. IlHÿ точности за счет т л и с целью нормали

:=адни исходных операндов, в не о вве. .";ЕНЬ ПЕрВЫИ И Втаран бЛОКИ ГдсВИГа, лнформацианпые входы-вь;;.Рдь| которых и цключены к выходу блока регистра",ай г.амяти и к выходу арктангс:.слога преобразователя соответственно, регистр порядка. схема сравнения и .мультиплексор порядка., выход кстоpoão подключpH к входам кода сдви-.;ервого и второго блоков сдвига

9 выход порядк=- первого блока сдвига

- ОЕДИНЕК С ПЕР1сссЛ4И ИнфОРМЯЦИОНН61МИ

i-. капами I".5 ëьт иплекc орВ порядка exp мы сравнения и с информационным входам регистр; паряцка, выход которо— о подключен к вторым информационным входам мультиплексора порядка

И СХЕМЫ СРаВНЕНИЯ„ ВЫХОД КОтОРОй подключен "; входу управлепия мультиплексора гсарядка, причем каждый блок сдвига :.одержи" регистр операнда„ сдвигатель„ выходной ключ, регистР ко„ à сдвига,,. а первый блок сдвига дополнительно copepil

1206802

16 ка сдвига, а вход соединен с выходом регистра операнда и входом сдвигателя первого блока сдвига, выход сдвигателя соединен с информацион5 ным входом выходного ключа, выход которого соединен с информационным входом регистра операнда и является информационным входом-выходом блока сдвига, информационный вход регистра кода сдвига является входом кода сдвига блока сдвига, выход регистра кода сдвига соединен с управляющим входом сдвигателя, разрешающий вход регистра операнда и вход стробирования выходного ключа первого блока сдвига соединены с девятнадцатым и двадцатым выходами блока микропрограммного управления, двадцать первый выход которого соединен с разрешающим входом регистра кода сдвига первого блока сдвига, с разрешающими входами регистра кода сдвига и регистра операнда второго блока сдвига вход стробирования выходного ключа которого соединен с двадцать вторым выходом блока микропрограммного управле ния.

l206892 (ь!

206802

1206802!

206802!

206802 е1адуЛь, циза юуле по3ыи ениая пючноспь

448. 7

Составитель А.Ушаков

Редактор П.Коссей Техред Т.Дубинчак Корректор T.Колб

Заказ 8715/51 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035. Москва. Ж-35. Раушская наб.. д.4/5

Филиал ППП "Патент". г. Ужгород. ул.Проектная. 4