Система передачи и приема цифровых сигналов с обнаружением ошибок

 

Изобретение относится к электро- .связи и может быть использовано при передаче данных в системах с информационной обратной связью. Изобретение повьшает пропускную способность сйстемы. Система содержит на передающей стороне - блок кодирования, синхронизатор , регистр сдвига, модулятор, блок сумматоров по модулю два, формирователь синхроимпульсов, генератор эталонного кода, преобразователь эталон ногр кода (ПЭК), два сумматора по модулю два; на приемной стороне - демодулятор, синхронизатор, сумматор по модулю два, блок задержки, коррелятор, генератор эталонного кода, два регистра сдвига, два дополнительных блока (ДБ) элементов И, два блока сумматоров по модулю два, блок сравнения кодов (БСК), блок обнаружения ошибок, блок элементов И, преобразователь эталонного кода. Цель достигается введением на передающей стороне - ПЭК, состоящего из двух каналов, включающих в себя входной инвертор и И цепей, состоящих из инвертора, двух -элементов И и элемента ИЛИ; на приемной стороне - двух ДБ элементов И, БСК состоящего из двух каналов, включаннцих в себя сумматор, пороговьй блок, сумматор по модулю два и ц цепей, состоящих из сумматоров по модулю два и инверторов, и ПЭК. 3 з.п. ф-лы. 5 ил. г (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51) 4 Н 03 М 13/02 ф© ; ъ у.. " " "" У

ОПИСАНИЕ ИЗОБРЕТЕНИЯ " .: 13

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

i8, ь,17Яр у-;::., 4-Щ cj

К АВТОРСКОМ У СВИДЕТЕЛЬСТВУ (2 1) 3737822/24-09 (22) 04 ° 05.84 (46) 30.03.86. Бюл. У 12 (7 1) Ленинградский электротехнический институт связи им.проф. М.А. БончБруевича (72) P.Т. Сафаров (53) 621. 394. 14 (088. 8) (56) Шляпоберский В.И. Основы техники передачи дискретных сообщений. M.:

Связь, 1973, с. 3 18-320.

Авторское свидетельство СССР

Ф 1123111, кл. Н 04 L 1/10, 1982. (54) СИСТЕМА ПЕРЕДАЧИ И ПРИЕМА ЦИФРОВЫХ СИГНАЛОВ С ОБНАРУЖЕНИЕМ ОШИБОК (57) Изобретение относится к электросвязи и может быть использовано при передаче данных в системах с информационной обратной связью. Изобретение повышает пропускную способность системы. Система содержит на передающей стороне - блок кодирования, синхронизатор, регистр сдвига, модулятор, блок сумматоров по модулю два, формирователь синхроимпульсов, генератор эталонного кода, преобразователь эталонного кода (ПЭК), два сумматора по модулю два; на приемной стороне— демодулятор, синхронизатор, сумматор по модулю два, блок задержки, коррелятор, генератор эталонного кода, два регистра сдвига, два дополнительных блока (ДБ) элементов И, два блока сумматоров1по модулю два, блок сравнения кодов (БСК), блок обнаружения ошибок, блок элементов

И, преобразователь эталонного кода.

Цель достигается введением на передающей стороне — ПЭК, состоящего из двух каналов, включающих в себя входной инвертор и 11 цепей, состоящих из инвертора, двух -элементов И и элемента ИЛИ; на приемной стороне — двух ДБ элементов И, БСК состоящего из двух каналов, включающих в себя сумматор, пороговый блок, сумматор по модулю два и (1 цепей, состоящих из сумматоров по модулю два и инверторов, и ПЭК. 3 з.п. ф-лы.

5 ил.

1221759

Изобретение относится к электросвязи и может быть. использовано при передаче данных в системах с информационной обратной связью.

Цель изобретения — повышение 5 пропускной способности.

На фиг. 1 и фиг. 2 представлены ч соответственно структурные электрические схемы передающей и приемной сторон системы передачи и приема 10 цифровых сигналов с обнаружением ошибок; на фиг. 3 — структурная электрическая схема преобразователя эталонного кода; на фиг. 4 †структурная электрическая схема блока сравне- 15 ния кодов; на фиг. 5 — структурная электрическая схема блока обнаружения ошибок.

Система передачи и приема цифровых сигналов с обнаружением ошибок содержит на передающей стороне — блок

1 кодирования, синхронизатор 2, регистр 3 сдвига, модулятор 4, блок 5 сумматоров по модулю два, формирователь 6 синхроимпульсов, генератор 7

25 эталонного кода, преобразователь 8 эталонного кода, первый сумматор 9 по модулю два и второй сумматор 10 по модулю два; на приемной стороне— демодулятор 11, синхронизатор 12, сумматор 13 по модулю два, блок 14 задержки, коллектор 15, генератор 16 эталонного кода, первый регистр 17 сдвига, первый дополнительный блок элементов И 18, второй регистр 19 35 сдвига, второй дополнительный блок элементов И 20, первый блок 21 сумматоров по модулю два, второй блок 22 сумматоров по модулю два, блок 23 сравнения кодов, блок 24 обнаружения 40 ошибок, блок элементов И 25, преобразователь 26 эталонного кода.

Преобразователь 8 (26) эталонного кода содержит входной инвертор 27, вторые элементы И 28 и 29, инверторы 45

30 и 31, первые элементы И 32 и 33, элементы ИЛИ 34 и 35, входной инвертор 36, вторые элементы И 37 и 38, инверторы 39 и 40, первые элементы

И 41 и 42, элементы ИЛИ 43 и 44.

Блок 23 сравнения кодов содержит вторые сумматоры 45 и 46 по модулю два, инверторы 47 и 48, сумматор 49; пороговый блок 50, первый сумматор

5 1 по модулю два, вторые сумматоры 55

52 и 53 по модулю два, инверторы 54 и 55, сумматор 56, пороговый блок

57, первый сумматор 58 по модулю два, и a — нечетные элемен(iH1n ты;

1 и a . .— четные элементы. ((Ф 1h где a;„! а °

1п

Эти пары соседних слов вводятся в регистр 3.

В первом и втором сумматорах 9 и

1 0 по модулю два вычисляются суммы по модулю два и h и, л

62= а;„ОЕ. a(;„1

К " 1

По сочетанию сигналов 8, и б в соответствии с табл. 1 определяется эталонный и -разрядный код, который (В,и B ) вырабатывается. генератором 7 эталонного кода.

Таблица 1

Б Б коды в(В2

0 0 в,в

0 в,в

1 0

Двоичные эталонные коды, приведенные в табл. 1, имеют следующую структуру.

Ь вЂ” Ь Ъ ...Ь

Ь„Ъ, Блок 24 обнаружения ошибок содержит сумматоры 59 и 60 по модулю два, инверторы 61 и 62, сумматоры 63 и 64 по модулю два, инверторы 65 и 66, элемент ИЛИ 67, инвертор 68.

Система передачи и -приема цифровых сигналов с обнаружением ошибок работает следуни(им образом.

На передающей стороне 1 кодирования (фиг. 1) вырабатывает информационные слова из поступающих входных информационных сигналов. Эти информационные . слова разбиваются на группы из 2-х слов (в каждом слове 2 элементов).

1 I I а!1а;, а12 а;, " а1п а;и

I а(1 1 а(, 1а(i+02 а(i+i)z" ((иъп ((м)й 7

1221759

B Ь, Ь„... Ь,„

Ь; -a „ЯС;„0(, + (+

В блоке 5 сумматоров по модулю два определяются элементы С„„и С. „)„по правилу (н)К ((И)к ((it) k "2» (itt)K . (i

Оа(,,„) 9Ъ „.

Всего образуется 2п символов С,„и (". .Для их формирования в преобра(1K)l( зователь 8 эталонного кода (фиг. 3) подается два эталонных () -разрядных кодовых слова 8, и 82 (выражения 4 и 6) и сигналы 5; и 5 первого и второго сумматоров 9 и 10 по модулю два. В зависимости от сигнала 6<(0 или 1) и 5 (О или 1) на вход блока

5 сумматоров по модулю два подаются с выхода блока 8 преобразования эталонного кода кодовые комбинации в,и»в,, в, Н» 5, Кодовые символы С; „и C ;, ) „двух соседних слов записываются в ячейках регистра 3, емкость которого составляет 6)) ячеек.

Два соседних слова, записанных в регистре 3, имеют следующую структуру: аСa а С a ...а а чс (ц с2 (((д()н )дО(((+ф ((н)

»о...,а С (iit)s " (iti)n 6«)» 6н)ь

Это сложное слово содержит 6)) символов

С помощью синхроимпульсов с выхода формирователя 6, управляемого . синхронизатором 2, производится пре-i образование параллельного 6-ти разрядного двоичного сложного слова в последовательность посылок, которая поступает в модулятор 4, также управляемый синхроимпульсами формирователя 6.

На приемной стороне демодулированые посылки с выхода демодулятора 11 (фиг. 2) поступают непосредственно и с задержкой с и 2, где — длительность посылок, реализуемой блоком

14 задержки,в сумматор 13 по модулюдва, в которомпутем суммирования элементов н х х где индекс + означает, что это принятые по каналу символы кодового .,сигнала, определяются восстановленк ные элементы b ° .è Ь (;„)„эталонного кода, т. е.

В последовательности выходных сим волов сумматора 13 по модулю два

Каждый третий символ является элементом восстановленного эталонного кода.

Эта последовательность вводится в коррелятор 15, на вторые 2)) входов которого подаются от генератора 16 эталонного кода кодовые сигналы 6) и о2 . Выделенные главные пики функций

Взаимной корреляции кодоых слов 8 Й о,, а также 8 и В поступают в х % виде синхросигнала для фазированйя колебаний синхронизатора 12.

Последовательность посылок с выхода сумматора 13 по модулю два вводится в первый регистр 17. В момент заполнения всех его ячеексимволами .b"„„

1К иЬ(;„)„ восстановленного эталонного кода последние поступают на информационные входы первого дополнительного блока элементов И 18, связанные с первыми входами, входящих в него элементов И. На тактовый вход первого дополнительного блока элементов И 18, связанный со вторыми входами входящих в него элементов И, поступает синхроимпульс с выхода синхронизатора 12.

При этом кодовые комбинации 6, и В

Ф % восстановленного эталонного кода подаются в блок 23 сравнения кодов (фиг. 4) и блок 24 обнаружения ошибок. (фиг. 5).

Последовательность символов а „ х и a„ из демодулятора 11 вводится во второй регистр 19, выходы

° памяти которого связаны с информационными входами второго дополнительного блока элементов И 20. При заполнении второго регистра 19 на тактовый вход второго дополнительного блока

45 элементов И 20 из синхронизатора 12 подается синхроимпульс.

I»

Посылки a „ и а „из второго дополнительного блока 20 элементов подаются на входы блока элементов И 25, а также на входы первого и второго блоков 21 и 22 сумматоров по модулю два.

В первом блоке 21 сумматоров по модулю два вычитаются и

5", = OK. a;Ä O E a;„)„, к) " к» а во втором блоке 22 сумматоров по модулю два

1221759. б

,= Р l>= > 2

Таблица

0 0

0 1

1 0

Ь, = Ь, Ь2 а о

Ьо Ь2 Ьо

Ьо Ь2 сь, 1 О 2 О

1 30

5 (1+1) К 2 т.е. соответственно суммируются четные и нечетные информационные символы двух соседних слов. 5

В логическом блоке 23 сравнения определяются нормы разности восстановленных эталонных кодов Ъ, и 8;„ с кодами 8; и 8 >, эталонного кода генератора 16 ь;-ь; lt-

II В;„-В;„ fi ), Если )), Q (порог), то вырабатывается сигнал,,2 =О. Если й,,2 йо, 15 то вырабатывается сигнал / 2 =1. Вели чина порога Ь = о при нечетном

И+( о г

h, h = — при четном п . При этом возможны 4 комбинации (табл. 2)

При сигналах Р< =0 от генератора

16 эталонного кода через преобразователь 26 эталонного кода на блок 24 обнаружения ошибок поступают кодовые комбинации 8, и 8z (без инвертирования символов). При сигналах /3<2 =1 кодовые комбинации, поступающие от преобразователя 26 эталонного кода 40 в блок 24 обнаружения ошибок, будут инвертированными, т.е. поступят комбинации 8 и Й

Преобразователь 26 эталонного кода имеет структуру аналогичную структуре преобразователя 8 эталонного кода (фиг. 3).

В блоке 24 обнаружения ошибок производится поразрядное суммирование элементов Ь"„ и Ь;„ (или Ъ „), а также элементов Ъ(,,и„ с Ъ2к (или Ъ „), ()и (+1)кФ Йк (н)к (+1) кЭЪ2к

Эти сигналы поступают через элемент ИЛИ 67 блока 24 обнаружения ош 2«к55 на его выход. На элемент ИЛИ 67 блока 24 обнаружения ошибок также подаются сигналы из блока 23 сравнения кодов.

Если какой-либо из сигналов a ;„ о((1 )k или )(,,)(равны "1", то на выходе блока обнаружения ошибок возникает сигнал "0", который подается на управляющий вход блока элементов И 25. В этом случае информационная часть входного кода, состояI щая из посылок а„и а„на выход. не поступает.

Сравнение предлагаемой системы с прототипом показывает, что она обладает такой же обнаруживающей способностью, что видно из приводимых формул числа необнаруживающей способности ошибок 4-й кратности (Н„ )

НК =3 С2, где h — число разрядов эталонного кода.

Если в слове на входе приемника

1 (1 = 3 и элементов, то й„, =3C2„„„„.

Вместе с тем отпадает необходимость введения трех добавочных символов 8,, 8 и С (за счет более полного использования имеющейся избыточности, что позволяет повы-, сить скорость передачи информации.

Таким образом, предлагаемая система передачи и приема цифровых сигналов с обнаруживанием ошибок обеспе. чивает более высокую пропускную способность по сравнейию с известной системой.

Формула изобр ет ения

1. Система передачи и приема цифровых сигналов с обнаружением ошибок, содержащая на передающей стороне — последовательно соединенные синхронизатор, блок кодирования, регистр сдвига и модулятор, а также первый и второй сумматоры по модулю два, генератор . эталонного кода, блок сумматоров по модулю два и формирователь синхроимпульсов, выход синхронизатора подсоединен непосредственно и через формирователь синхроимпульсов соответственно к тактовым входам генератора эталонного хода и регистра сдвига, нечетные и четные выходы блока кодирования . подсоединены соответственно к выхо759

1221

7 дам первого и второго сумматоров по модулю два, дополнительные информационные входы регистра сдвига подключены к соответствующим выхо,дам блока сумматоров по модулю два, входы которого подключены к соответствующим выходам блока кодирования, на приемной стороне — последовательно соединенные демодулятор, сумматор по модулю два, коррелятор, синхрони- 10 затор и генератор эталонного кода, последовательно соединенные блок обнаружения ошибок и блок элементов

И, а также первый и второй регистры сдвига, первый и второй блоки сумма в 15 торов по модулю два и блок задержки, выход и вход которого подключены соответственно к второму входу сумматора по модулю два и выходу демодулятора, опорный вход демодулятора под в 20 ключен к выходу синхронизатора, а входы первого и второго блоков сум— маторов по модулю два подключены к соответствующим входам блока, элементов И, причем информационный вход блока кодирования на передающей стороне и выходы блока элементов И на приемной стороне являются соответственно информационными. входом и выходом системы, а выход модулятора и З0 вход демодулятора являются соответственно канальными выходом и входом системы, отличающаяся тем, что, с целью повышения пропускной способности, введены на передаю1 ей стороне — преобразователь эталон ного кода, на приемной стороне — первый и второй дополнительные блоки элементов И, блок сравнения кодов и преобразователь эталонного кода, 40 при этом на передающей стороне выходы первого и второго сумматоров по модулю два подсоединены соответственно к первому и второму управляющим входам преобразователя эталонного кода, 2 n :-талонных входов которого подключены к соответствующим выходам генератора эталонного кода, 2 и выходов преобразователя эталонного кода подсоединены к соответствующим дополнительным входам блока сумматоров по модулю два, опорный вход моду.пятора подключен к выходу блока формирования синхроимпульсов, на приемной стороне выходы сумматора по модулю два и демодулятора подсоединены соответственно к входам первого и второго регистров сдвига, 2 и выходов первого регистра сдвига через первый дополнитейьный блок элементов И подсоединены к соответствующим 2И информационным входам блока сравнения кодов и к 2 п информационным входам блока обнаружения ошибок, входы первого блока сумматоров по модулю два подключены к нечетным выходам второго дополнительного блока элементов И, четные выходы которого подсоединены к входам второго блока сумматоров по модулю два, выходы первого и второго блоков сумматоров по модулю два подсоединены соответственно к первому и второму дополнительным информационным входам блока сравнения кодов, первый и второй выходы которого подсоединены соответственно к первому и второму дополнительным информационным входам блока обнаружения ошибок, третий и четвертый выходы блока сравнения кодов подсоединены соответственно к первому и второму управляющим входам преобразователя эталонного кода, 2 и выходов которого подсоединены к соответствующим 2 и эталонным входам блока обнаружения ошибок, 2 и выходов генератора эталонного кода подсоединены к соответствующим 2 и эталонным входам коррелятора и 2 и эталонным входам преобразователя эталонного кода, дополнительный выход синхронизатора подсоединен к тактовым чходам блока элементов И, первого и второго дополнительных блоков элементов И,а дополнительный выход блока задержки подсоединен к дополнительному входу сумматора по модулю два.

2. Система по п. 1, отличающ а я с я тем, что преобразователь эталонного кода содержит первый и второй каналы преобразования эталонного кода, каждый из которых включает входной инвертор и и цепей, состоящих из последовательно соединеных инвертора, первого элемента И и элемента ИЛИ, а также второго элемента И, вход и выход которого подключены к входу инвертора и второму входу элемента ИЛИ, вход входного инвертора подключен к вторым входам первых инверторов и и цепей, выход входного инвертора подсоединен к вторым входам вторых элементов И И цепей, причем входы входных инверторов первого и второго каналов преобразования эталонного кода. являются

9 1221759 1О первым и вторым управляющими входами онными входам блока сравнения кодов, преобразователя эталонного кода, выходы первых сумматоров по модулю. первые входы вторых элементов И пер- два первого и второго каналов сраввого и второго каналов преобразова- нения кодов являются соответственно ния эталонного кода являются эталон- первым и вторым выходами блока сравными входами преобразователя кода, а нения кодов, а выходы пороговых бловыходы элементов ИЛИ первого и второ- ков первого и второго каналов сравнего каналов преобразования эталонного ния кодов являются соответственно кода являются выходами преобразовате третьим и четвертыми выходами блока ля эталонного кода. 10 сравнения кодов.

3. Система по п. 1, о т л и— 4. Система по п. 1, о т л и ч а юч а ю щ а я с я тем, что блок щ а я с я тем, что, блок обнаружения сравнения кодов содержит первый и ошибок содержит последовательно соедивторой каналы сравнения кодов, каж- ненные элемент ИЛИ и первый инвертор, дый из которых включает последова- 15 а также 2 и цепей, состоящих из послетельно соединенные сумматор, порого- довательно соединенных сумматоров по вый блок и первый сумматор по модулю модулю два и вторых инверторов, выдва, а также и цепей, состоящих из ходы которых подключены к выходам последовательно соединенных вторых элемента ИЛИ, причем первые и вторые сумматоров по модулю два и инверто- 20 входы элементов И являются соответстров, выходы которых подсоединены к венно 2 h информационными и 2п этавходам сумматора, причем первые и лонными входами блока обнаружения вторые входы вторых сумматоров по ошибок, первый и второй дополнитель-. модулю два первого и второго каналов ные входы элемента ИЛИ являются соотсравнения кодов являются соответст- 5 ветственно первым и вторым дополни" венно информационными и эталонными тельными информационными входами бловходами блока сравнения кодов, вторые ка обнаружения ошибок, а выход первовходы первых сумматоров по модулю два го инвертора является выходом блока являются дополнительными информаци- обнаружения ошибок.

1221759

1221759

Составитель В. Орлов

Техред Л.Олейник Корректор А.Обручар

Редактор Л. Повхан

Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 1621/60 филиал ППП "Патент" r. Ужгород, ул. Проектная, 4