Табличный сумматор по модулю три с коррекцией ошибок

 

ТАБЛИЧНЫЙ СУММАТОР ПО МОДУЛЮ ТРИ С КОРРЕКЦИЕЙ ОШИБОК, содержащий матрицу элементов И, первый, второй, третий переключатели и блок контроля, содержащий первый триггер, пять элементов И и элемент ИЛИ-НЕ, причем первый, второй и третий контролирующие выходы элементов И матрицы соединены соответственно с первым, , вторым и третьим входами элемента ИЛИНЕ блока контроля,первый вход элемента ИЛИ-НЕ блока контроля соединен с первыми входами первого и второго элементов И, второй вход элемента ИЛИ-НЕ блока контроля соединен с вторым входом первого элемента И и первым входом третьего элемента И блока контроля, третий вход элемента ИЛИ-НЕ блока контроля соединен с вторыми входами второго и третьего элементов И блока контроля, выходы четвертого и пятого.элементов И блока контроля соединены соответственно с единичным и нулевым входами первого триггера блока контроля, первый тактовый вход устройства соединен с первыми входами четвертого и пятого элементов И блока контроля, с первыми управляющими входами первого и второго переключателей, второй тактовый вход устройства соединен с вторыми управляющими входами первого, второго и первым управляющим входом третьего переключателя, входы первого и второго операндов сумматора соединены соответственно с информационными входами первого и второго переключателей , выходы первого и второго переключателей соединены соответствен но с первыми и вторыми входами элементов И, входами матрицы, единичный выход первого триггера блока контроля соединен с третьими управляющими входами первого, второго и вторым управляющим входом третьего переключателей , нулевойвыход первого триггера блока контроля соединен с четвертыми управляющими входами -первого, второго и третьим управляющим входом третьего переключателей, отличающийся тем, что, с целью повышения достоверности, в него введен блок коррекции, содержащий шесть элементов И и три элег«1ен.та ИЛИ, причем каждый i-й выход матрицы элементов И (где ,2,3) соединен с первыми входами ( 1)-го и 2i-ro элементов И блока коррекции, выходы

СОЮЗ СОВЕТСНИХ

И °

РЕСПУБЛИИ

„„SU„„112 А

3(59 G 06 F 11 12

Ck V+APCTBEHHbll4 HOMHTET CCCP

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

c=.

О

- " -, . j

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3608041/24-24 (22) 20.06.83 (4.6) 15.11.84. Бюл. М 42 (72) B.A.Изосимов, Б.Г.Терехов и Б.А.Кулдыкин (53) 681.3(088.8) (56) 1.Журавлев Ю.П. и др. Надежность и контроль ЭВМ. M., Сов.радио, 1978, с.116, рис.3.13.

2.Авторское свидетельство СССР

9 1010626, . G 06 F 11/12, 1981 (прототип). (54)(57) ТАБЛИЧНЫЙ СУММАТОР ПО МОДУЛЮ ТРИ С КОРРЕКЦИЕЙ ОШИБОК, содержащий матрицу элементов И, первый, второй, третий переключатели и блок контроля, содержащий первый триггер, пять элементов И и элемент ИЛИ-НЕ, причем первый, второй и третий контролирующие выходы элементов И матрицы соединены соответственно с первым, вторым и третьим входами элемента ИЛИНЕ блока контроля, первый вход элемента ИЛИ-НЕ блока контроля соединен с первыми входами первого и второго элементов И, второй вход элемента

ИЛИ-НЕ блока контроля соединен с вторым входом первого элемента И и первым входом третьего элемента И блока контроля, третий вход элемента ИЛИ-НЕ блока контроля соединен с вторыми входами второго и третьего элементов И блока контроля, выходы четвертого и пятого элементов И блока контроля соединены соответственно с единичным и нулевым входами первого триггера блока контроля, первый тактовый вход устройства соединен с первыми входами четвертого и пятого элементов И блока контроля, с первыми управляющими входами первого и второго переключателей, второй тактовый вход устройства соединен с вторыми управляющими входами первого, второго и первым управляющим входом третьего переключателя, входы перво- . го и второго операндов сумматора соединены соответственно с информационными входами первого и второго переключателей, выходы первого и второго переключателей соединены соответственно с первыми и вторыми входами элементов И, входами матрицы, единичный выход первого триггера блока контроля соединен с третьими управляющими входами первого, второго и вторым управляющим входом третьего переключателей, нулевой. выход первого триггера блока контроля соединен с четвертыми управляющими входами -первого, второго и третьим управляющим входом третьего переключателей, о т л и ч а ю шийся тем, что, с целью повышения достоверности, в него ввеФ ден блок коррекции, содержащий шесть элементов И и три элемента ИЛИ, причем каждый -й выход матрицы элементов И (где i =1,2,3) соединен с первыми входами (2 - 1) -го и 2 -ro элементов

И блока коррекции, выходы (2i — 1)-го и 2i-го элементов И блока коррекции соединены соответственно с первым и вторым входами i-го элемента ИЛИ блока коррекции, выходы элемен гов ИЛИ. блока коррекции соединены с информационными входами третьего переключателя, выходы которого являются выходами результата сумматора, причем в блок контроля введены элемент

itF,, пять элементов ИЛИ, шестой,седьмой,восьмой, девятый элементы И,выход первого элемента ИЛИ соединен с вторым входом пятого элемента И и через элемент НЕ с вторьм входом четвертого элемента И и первым входом второго элемента .ИЛИ, выход которого соединен с первым входом шестого элемента И блока контроля, выход элемента ИЛИ-НЕ соединен с вторым входом второго элемента ИЛИ и первым входом первого элемента ИЛИ блока контроля, выходы третьего, четвертого и пятого элементов ИЛИ соединены с первыми входами соответ1124311 ственно седьмого, восьмого и девятого элементов И, выход первого элемента И соединен с вторым входом первого элемента ИЛИ и первыми входами третьего и пятого элементов ИЛИ блока контроля, ныход второго элемента

И соединен с вторым входом первого элемента ИЛИ и первым входом четвертого и вторым входом пятого элементов ИЛИ блока контроля, выход третьего элемента И соединен с третьим входом первого элемента ИЛИ и вторыми входами третьего и четвертого элементов ИЛИ блока контроля, первый тактовый вход блока контроля соединен с вторыми входами шестого, седьмого, 1

Изобретение относится к цифровой вычислительной технике и может использоваться в системах аппаратного контроля ЭВМ и устройств, функционирующих н системе остаточных классов:

Известен табличный сумматор по модулю три, содержащий две группы

- элементов И, ИЛИ, узел контроля ошибки и имеющий две группы входных шин, на которые подаются слагаемые, и одну о группу выходных шин, на которых получается результат суммирования, причем выходные шины соединены с входами узла контроля ошибок, на выходе которого формируется сигнал ошибки при возникновении неправильного результата суммирования (1 J

Недостатком такого сумматора является невозможность корректировать ошибки, Наиболее близким к предлагаемому 20 по техниче кой сущности является табличный сумматор по модулю три с коррекцией ошибок, содержащий матрицу элементов И, блок контроля, первый, второй, третий переключатели, причем 25 входы блока контроля соединены с соответствующими ныходами матрицы, входы первой и второй групп входных сигналов сумматора соединены с соответствующими входами первого и вто- 3Q рого переключателей, выходы которых соединены с соответствующими входами матрицы элементов И, выходы матрицы элементов И соединены с соответствующими входами третьего переключателя, выходы которого являются информационными выходами сумматора, первый вход синхронизации которого соединен с первыми тактовыми входами первого и второго переключателей и блока контроля, вто- 40 рой вход синхронизации сумматора соединен с вторыми тактовыми входами восьмого и денятого элементов И, выходы которых соединены с единичными входами соответственно второго, третьего, четвертого и пятого триггерон, третий тактовый вход блока контроля соединен с нулевыми входами второго, третьего, четвертого и пятого триггеров блока контроля, единичный выход второго триггера блока контроля соединен с вторыми входами вто" рого, четвертого и шестого элементов И блока коррекции, единичные выходы третьего, четвертого и пятого триггеров блока контроля соединены с вторыми входами соответственно первого, третьего И пятого элементов И блока коррекции, 2 первого, второго переключателей и тактовыми входами третьего переключателя, первый выход блока контроля соединен с первыми управляющими входами первого, второго и третьего переключателей, второй выход блока контроля соединен с вторыми управляющими входами первого, второго и третьего переключателей (23.

Недостатком этого устройства является то, что оно не способно корректировать ошибки типа ложное возбуждение выходных шин матрицы при возникновении одиночных отказов и сбоев в матрице.

Цель изобретения повышение достоверности функционирования табличного сумматора по модулю три путем расширения его возможностей по коррекции ошибок типа ложное возбуждение выходных шин матрицы вызванных одиночными отказами и сбоями в матрице элементов И, Поставленная цель достигается тем, что в сумматор по модулю три с коррекцией ошибок, содержащий матрицу элементов И, первый, второй, третий переключатели и блок контроля, содержащий первый триггер, пять элементов И и элемент ИЛИ-НЕ, причем первый, второй и третий контролируемые выходы элементов И матрицы соединены соответственно с первым, вторым и третьим входами элемента

ИЛИ-HE блока контроля, первый вход элемента ИЛИ-HE блока контроля соединен с первыми входами первого и второго элементов И,второй вход элементàt ИЛИ-НЕ блока контроля соединен с вторым входом первого элемента И и первым входом третьего элемента И блока контроля, третий вход элемента

ИЛИ-НЕ блока контроля соединен с вто. рыми входами второго и третьего эле1124311

20 ментов И блока контроля, выходы четвертого и пятого элементов И блока контроля соединены соответственно с единичным и нулевым входами первого триггера блока контроля, первый тактовый вход устройства соединен с первыми входами четвертого и пятого элементов И блока контроля, с первыми управляющими входами первого и второго переключателей, второй тактовый вход устройства соединен с вторыми управляющими входами первого, второго и первым управляющим входом третьего переключателя, входы первого и второго операндов сумматора соединены соответственно с информационными входами первого и второго переключателей, выходы первого и второго переключателей соединены соответственно с первыми и вторыми входами элементов И, входами матрицы, единичный выход первого триггера блока контроля соединен с третьим управляющими входами первого, второго и вторым управляющим входом третьего переключателей, нулевой выход первого триггера блока контроля соединен с четвертыми управляющими входами первого, второго и третьим управляющим входом третьего переключаталей, введен блок коррекции, содержащий шесть элементов И и три З0 элемента ИЛИ, причем каждый -й выход матрицы элементов И (где i=1, 2,3) соединен с первыми входами (2i-l)-го и 2i-ro элементов И блока,,коррекции, выходы (2 — 1) -ro и

2 i-го элементов И блока коррекции соединены соответственно с первым и вторым входами i-го элемента ИЛИ блока коррекции, выходы элементов

ИЛИ блока коррекции соединены

".0 с информационными входами третьего, ïåðåêëí÷àòåëÿ, выходы которого яв ляются выходами результата сумматора, причем в блок контроля введены элемент НЕ, пять элементов ИЛИ, ыестой, седьмой, восьмой, девятый эле-45 менты Й, выход первого элемента ИЛИ соединен с вторым входом пятого элемента И и через элемент НЕ с вторым входом четвертого элемента И и первым входом второго элемента ИЛИ, выход 50 которого соединен с первым входом шестого элемента И блока контроля, выход элемента ИЛИ-НЕ соединен с вторым входом второго элемента ИЛИ и первым входом первого элемента ИЛИ блока контроля, выходы третьего, четвертого и пятого элементов ИЛИ соединены с первыми входами соответст венно седьмого, восьмого и девятого элементов И, выход первого элемента И соединен с вторым входом первого элемента ИЛИ и первыми входами третьего и пятого элементов ИЛИ блока контроля, выход второго элемента

И соединен с вторым входом первого элемента ИЛИ и первым входом четвер- 65 того и вторым входом пятого элементов ИЛИ блока контроля, выход третье. го элемента И соединен с третьим входом первого элемента ИЛИ и вторыми входами третьего и четвертого элементов ИЛИ блока контроля, первый тактовый вход блока контроля соединен с вторыми входами шестого, седьмого, восьмого и девятого элементов И, выходы которых соединены с единичными входами соответственно второго,третьего, четвертого и пятого триггеров, третий тактовый вход блока контроля соединен с нулевыми входами второго,. третьего, четвертого и пятого триггеров блока контроля, единичный выход второго триггера блока контроля. соединен с вторыми вхрдами второго, четвертого и шестого элементов И блока коррекции, единичные выходы третьего, четвертого и пятого триггеров блока контроля соединены с вторыми входами соответственно первого, третьего и пятого элементов И блока коррекции °

На фиг.l, 2 и 3 изображена схема предлагаемого табличного сумматора по модулю три с коррекцией ошибок.

Табличный сумматор по модулю три с коррекцией ошибок (фиг.l) содержит матрицу 1 элементов И, первый

2, второй 3, третий 4 переключатели, блок 5 контроля, содержащий первый триггер 6, первый 7, второй 8, третий 9, четвертый 10, пятый 11 элементы И, элемент ИЛИ-НЕ 12, блок 13 коррекции ошибок, содержащий первый

14, второй 15, третий 16, четвертый

17, пятый 18, шестой 19 элементы И, первый 20, второй 21, третий 22 элементы ИЛИ, при этом блок контроля дополнительно содержит элемент НЕ

23, первый 24, второй 25 элементы

ИЛИ, шестой элемент И 26, третий

27, четвертый 28, пятый 29 элементы ИЛИ, седьмой 30, восьмой 31, девятый 32 элементы И, второй 33, . третий 34, четвертый 35, пятый 36 триггеры.

Устройство работает следующим образом.

В работе устройства целесообразно выделитьь два такта и рассмотреть их раздельно: такт контроля (в момент поступления сигнала на первый тактовый вход 6.1 сумматора) и такт выдачи результата (при правильной работе матрицы 1) или коррекции (при ошибке в работе матрицы 1) и выдачи правильного результата (в момент поступления сигнала на второй тактовый вход 6.2 сумматора) .

В такте контроля исходные операнды в однопозиционном коде подаются на входы 2.0, 2.1,2.2,3.0, 3.1, 3.2 сумматора и далее через первый 2 и второй 3 переключатели напрямую по1124311 ступают на соответствующие входы элементов И матрицы 1 под воздействием сигнала, поступающего на первый тактовый вход б ° l сумматора.

На выходах 1.0„ 1.1, 1.2 матрицы

1 вырабатывается код результата суммирования, который поступает на соответствующие входы элемента ИЛИ-НЕ

12 и первого 7, второго 8 и третьего

9 элементов И блока 5 контроля и на соответствующие входы элементов и 10

14-19 блока 13 коррекции ошибок.

При правильном результате на выходах 1.0, 1.1, 1.,2 матрицы 1, на выходе элемента ИЛИ-НE 12 и выходах элементов И 7, 8 и 9 вырабатывают- 15 ся сигналы низкого уровня, которые поступают на соответствующие входы элементов ИЛИ 24, 27, 28 и 29, на выходах которых устанавливаются также сигналы низкого уровня. Сигнал низкого уровня-с выхода элемента ИЛИ

24 инвертируется с помощью элемента

НЕ 23, с выхода которого сигнал высокого уровня через элемент И 10 устанавливает в состояние 1 первый триггер б блока контроля,а через элемент ИЛИ 25 ° и элемент И 26 в состояние 1 второй триггер 33 (синхронно с управляющим сигналом на первом тактовом входе 6.1 сумма-тора) . На единичном выходе первого триггера б устанавливается управляющий потенциал 5.1 Правильно, а на единичном выходе второго триггера 33 — управляющий потенциал 5.3.

При неправильном результате суммирования на выходах 1.0, 1.1, 1.2 матрицы 1 (комбинации выходных сиг налов 000-невоэбуждение выходных шин матрицы .11 110,101,011 — ложное возбуждение одной из выходных шин 40 матрицы 1) на выходах одного из элементов ИЛИ-НЕ 12 (для комбинации

000), И 7 (для комбинации 110), И 8 (для комбинации 101), И 9 (для комбинации Oll) вырабатывается сигнал 45 высокого уровня. Для всех комбинаций сигнал высокого уровня через элемент ИЛИ 24 и элемент И 11 устанавливает первый триггер 6 в состояние 0 . На нУлевом выходе пер" 50 вого триггера 6 устанавливается управляющий потенциал 5.2 Неправиль,но .

При комбинации 000 выходных сигналов матрицы 1 сигнал высокого уровня с выхода элемента ИЛИ-НЕ 12 через элемент ИЛИ 25 и элемент И 26 устанавливает в состояние 1 второй триггер 33 (синхронно с сигналом 6.1), на единичном выходе которого устанавливается. Управляющий потенциал 5.3.

При комбинации 110 выходных сигналов матрицы 1 сигнал высокого уровня е выхода элемента И 7 через элементы 5

ИЛИ 27 и 29 и элементы И 30 и 32 устанавливает в состояние 1 третий 34 и пятый 36 триггеры (синхронно с сигналом 6.1) и на выходах последних устанавливаются управляющие потенциалы 5.4 и 5.6.

При комбинации 101 выходных сигналов матрицы 1 сигнал высокого уровня с выхода элемента И 8 через элементы

ИЛИ 28 и 29 и элементы И 31 и 32 устанавливает в состояние 1 четвертый 35 и пятый 36 триггеры (синхронно с сигналом 6.1) и на выходах последних устанавливаются управляющие потенциалы 5.5 и 5.6. При комбинации 011 выходных сигналов матрицы

1 сигнал высокого уровня с выхода элемента И 9 через элементы ИЛИ 27 и

28 и элементы И 30 и 31 устанавливает в состояние 1 третий 34 и четвертый 35 триггеры (синхронно с сигналом 6.1) и на выходах последних устанавливаются управляющие потенциалы 5.4 и 5.5.

Ч такте коррекции и выдачи результатов возможны два случая.

I !

С л у ч а и 1. Блок контроля в такте контроля выработал сигнал 5,1 . Правильно . Этот сигнал поступает на третьи управляющие входы первого 2 и второго 3 и на второй управляющий вход третьего 4 переключателей. На вторые управляющие входы первого 2 и второго З.переключателей и на первый управляющий вход третьего 4 переключателя подается тактовый сигнал 6.2. На входах первого 2 и второго 3 переключателей действуют первый и второй операнды, которые далее напрямую проходят на соответствующие входы элементов И матрицы 1. На выходах 1,0, 1.1, 1.2 матрицы 1 снова формируется правильный результат, который подается на первые входы элементов 14 — 19 И блока 13 коррекции ошибок. На вторые входы элементов И 15,17 и 19 блока

13 подается управляющий потенциал

5.3 с единичного выхода второго триггера 33 блока контроля. Этот сигнал обеспечивает выдачу правильного результата через первый 20,второй 21, третий 22 элементы ИЛИ блока 13 на соответствующие выходы 13.0,13.1, 13.2 блока 13 коррекции и далее на соответствующие входы третьего переключателя 4 ° С одиночного выхода первого триггера б действует управляющий потенциал 5.1, который поступает на второй управляющий вход третьего переключателя 4 и обеспечивает выдачу правильного результата на выходы

4.0, 4. 1, 4.2 сумматора синхронно с тактовым сигналом 6.2, подаваемым на первый управляющий вход третье

ro переключателя 4.

1124311

С л у ч а и 2. Блок 5 контроля выработал в такте контроля сйгнал

5.2 Неправильно .

Рассмотрим процесс коррекции для указанных комбинаций неправильных результатов на выходе матрицы 1. 5

При ошибке "невозбуждение выходных шин матрицы" (комбинация 000) . блок 5 вырабатывает сиг налы 5. 2 и 5. 3 . Сигнал

5.2, поступая на четвертые входы первого 2 и второго 3 переключателей, 10 осуществляет перекодировку операндов в переключателях 2,3 с цилиндрическим сдвигом на одну позицию кода. В резуль-. тате этого происходит перекоммутация цепей матрицы 1 и возбуждение других элементов И матрицы,а следователь-. но, и других выходных ее шин. Сигнал

5.3 действует на вторые входы .элементов И 15, 17 и 1 9 блока 13 и обеспечивает передачу скорректированного результата на выход, этого блока и на входы третьего переключателя 4.

Сигнал 5.2 действует также на третий управляющий вход третьего переключателя 4 и обеспечивает выдачу правильного результата суммирования на выходы 4.0, 4.1, 4.2 сумматора.

При ошибках ложное возбуждение выходных шин матрицы (комбинации 110, 101, 011) блок 5 выраба-. тывает сигналы 5.2,.5.4,5 ° 6 (для комбинации 110); 5.2,5.5,5.6, (для ком.бинации 110)) 5.2,5.5,5.6 (для комбинации 101); 5.2,5.4,5.5 (для комбинации 011) .

Процесс коррекции ошибок, напри-. мер, для комбинации 110 осуществляется следующим образом.

Пусть истинно возбужденной является выходная шина 1.0 матрицы 1, а ложно-шина 1.1.По сигналу 5.2, посту-4О пающему на четвертые входы первого

2 и второго 3 переключателей, в этих переключателях производится перекодировка входных операндов, благодаря чему возбуждается шина 1 ° 2 матрицы l. Шина 1.1 остается ложно возбужденной, По сигналу 5.6, поступающему на второй вход элемента

И 18 блока 13 коррекции, сигнал с. шины 1.2 матрицы 1 через элемент И 18 и элемент ИЛИ 22.блока 13 проходит на вход третьего переключателя 4, который по сигналу 5.2 транспортирует сигнал с шины 13.2 блока 13 в выходную шину 4.0 сумматора, что и требуется ° Если же истинно возбужденной шиной матрицы оказывается шина

1.1, а ложно — шина 1.0, то в переключателях 2 и 3 проходит перекодировка входных операндов таким образом, что возбуждается шина 1.0 матрицы 1 (т.е. происходит совпадение с ложно возбужденной шиной) . По сигналу 5.4 блока контроля, поступа ющему на второй вход элемента И 14 блока 13 коррекции, сигнал с шины 1.0 матрицы 1 проходит через элементы И 14 и ИЛИ 20 на выход 13.0 блока 13 и на соответствующий, вход переключателя 4, который по сигналу 5.2 транспортирует сигнал с шины 13.0 в выходную шину 4.1 сумматора, что и требуется. Аналогично осуществляется коррекция ошибок для комбинации выходных сигналов матрицы 101 и 011.

Таким образом, предложенный сумматор по модулю три с коррекцией ошибок обладает повышенной достоверностью Функционирования благодаря способности корректировать ошибки как типа невозбуждение выходных шин матрицы, так и типа ложное возбуждение выходных шин матрицы, вызванное одиночными отказами и сбоями логических элементов матрицы. Необходимое при этом некоторое дополнительное оборудование позволяет значительно повысить достоверность функционирования без существенного снижения надежности сумматбра из-за отказов в этом дополнительном оборудовании, так как для реализации последнего могут быть применены простые высоконадежные логические элементы современной интегральной технологии.

1124311

Фиг.1

Х!

ХЮ

1124311

1.г

Составитель И.Сигалов

РеДактоР Л.Алексеенко ТехРед Т. ДУбинчак КоРРектоР И.Муска

Закаэ 8281/38 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП Патент, г.ужгород, ул.Проектная, 4