Система контроля электронных часов

 

Изобретение относится к микроэлектронной вычислительной технике и может использоваться для контроля электронных часов. Цель изобретения - повышение достоверности контроля .электронных часов. Устройство содержит генератор 1 эталонной частоты, делитель 2 с переменным коэффициентом деления, счетчики 3i-3„ времени, логические схемы ИЛИ 4 и И 5i-5„ 1, триггеры 6 и 7, линию 8 задержки и запоминающее устройство 9. Вновь введены управляющие ключи 10| и 10„, RS-триггеры lli-11„, запоминающие устройства 12i -12„, ключевые транзисторы 13i-13„, защитный ключ 14, инверторы 15 и 16, многовходовые логические схемы п И 17 и 18, транзистор 19 отключения режима контроля, транзистор 20 включения режима контроля и транзистор 21 управления заполнением счетчиков 3. Введение новых элементов и образование новых связей между элементами устройства позволяют обеспечить многократность заполнения всех счетчиков и контроль передачи информационного сигнала между ними. Для Q уменьшения времени контроля делитель 2 SS выполнен с переменным коэффициентом деления . 1 3. п. ф-лы, 1 ил. (Л Управляющий вход 1чЭ ND 00 го о оо

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (Ю 4 G 04 G 3 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3702286/24-10 (22) 15.02.84 (46) 07.04.86. Вюл. № 13 (72) П. И. Сидорик, А. Ф. Степуро, Г. М. Дорофеев, В. П. Парев и О. П. Горбонос (53) 621.317.39:531.7 (088.8) (56) Авторское свидетельство СССР № 871144, кл. G 04 С 3/00, 1981.

Авторское свидетельство СССР № 822141, кл. G 04 G 3/00, 1981. (54) СИСТЕМА КОНТРОЛЯ ЭЛЕКТРОННЫХ ЧАСОВ (57) Изобретение относится к микроэлектронной вычислительной технике и может использоваться для контроля электронных часов. Цель изобретения — повышение достоверности контроля, электронных часов.

Устройство содержит генератор 1 эталонной частоты, делитель 2 с переменным коэффи,.SU„„1223203 A циентом деления, счетчики 3i — 3„ времени, логические схемы ИЛИ 4 и И 5i — 5„1, триггеры 6 и 7, линию 8 задержки и запоминающее устройство 9. Вновь введены управляющие ключи 10 и 10„, RS-триггеры 11 — 11„, запоминающие устройства 12 — 12, ключевые транзисторы 13 — 13„, защитный ключ 14, инверторы 15 и 16, многовходовые логические схемы и И 17 и 18, транзистор 19 отключения режима контроля, транзистор 20 включения режима контроля и транзистор 21 управления заполнением счетчиков 3. Введение новых элементов и образование новых связей между элементами устройства позволяют обеспечить многократность заполнения всех счетчиков и контроль передачи информационного сигнала между ними. Для уменьшения времени контроля делитель 2 9 выполнен с переменным ковффнинентом деления. 1 з. п. ф-лы, 1 ил, 1223203 к второму входу второй схемы И 5, вход предпоследнего оперативного запоминающего устройства 12„ — к второму входу последней схемы Й 5„1. Вход последнего оперативного запоминающего устройства

12„подключен к входам соответственно линии 8 задержки, первой схемы п Й 17 и первого триггера 6, выход которого через второй триггер 7 подключен к второму входу схемы и Й 17, выход которой через транзистор 19 отключения режима контроля соединен с входом запоминающего устройства 9 и с третьим входом управляющих ключей 10> —

10„кроме первого ключа 10, и с вторым входом делителя 2. Выход линии 8 задержки через инвертор 15 подключен к управляющему входу защитного ключа 14, а через транзистор 21 управления заполнением счетчиков — к выходу инвертора 16, вход которо45

Изобретение относится к области микроэлектронной вычислительной техники и, в частности, может использоваться для контроля электронных часов, Целью изобретения является повышение достоверности контроля электронных часов путем обеспечения многократного заполнения всех счетчиков и контроля передачи информационного сигнала между ними, а так же уменьшение времени контроля.

На чертеже приведена структурная схема системы контроля электронных часов.

Система содержит последовательно вклю-. чецные генератор 1 эталонной частоты и делитель 2 с переменным коэффициентом деления, счетчики 3i — З„времени, логические схемы йЛИ 4 и Й 5i — 5„1, триггеры 6 и 7, линию 8 задержки, запоминающее устройство 9, управляющие ключи 10 — 10„, RSтриггеры llew — 11„, оперативные запоминающие устройства 12 — 12„, ключевые транзисторы 13 — 13Ä, защитный ключ 14, инверто- 20 ры 15 и 16, многовходовые логические схемы и И 17 и 18, транзистор 19 отключения режима контроля, транзистор 20 включения режима контроля и транзистор 21 управления заполнением счетчиков 3. Причем выход делителя 2 через защитныи ключ 14 соединен

25 с последовательной цепочкой, состоящей из первого управляющего ключа 10 и первого счетчика 3 времени, второго ключа 10> и второго счетчика 3 и т. д. Выходы счетчиков 3i — З„времени подключены к S-входам соответствующих RS-триггеров 11 — 11„, R-входы которых и выход схемы ИЛИ 4, а также выходы схем Й 5i — 5„ соединены с вторым входом соответствующих управляющих ключей 10 — 10„. Выходы RS-триггеров 11> — ll„подключены к входам соответствующих оперативных запоминающих устройств 12 — 12„, выходы которых соединены соответственно с первым входом схемы

ИЛИ 4 и с первым входом схем И 5i — 5„

При этом вход первого оперативного запоминающего устройства 12 подключен к вто- 4О рому входу первой схемы И 5, вход второго— го соединен с входами обнуления триггеров 6 и 7. Между запоминающим устройством 9 и выходом инвертора 16 включен транзистор 20 включения режима контроля. Выход тоигггера 7 соединен с вторым входом схемы

JIH 4, третий вход схемы п Й 17 через схему и Й 18 подключен к соответствующим информационным выходам счетчика. 3i времени. Выход защитного ключа 14 соединен с четвертыми входами управляющих ключей 10 — 10„, кроме первого ключа 10, а между выходами соответствующих оперативных запоминающих устройств 12 — 12„и управляющим входом защитного ключа 14 включены ключевые транзисторы 131 — 13Ä.

Система работает следующим образом.

На управляющий вход системы подается логический единичный сигнал. Этот единичный сигнал обнуляет триггеры 6 и 7 и одновременно поступает на входы инвертора 16, выходной сигнал которого открывает транзистор 20 включения режима контроля и транзистор 21 управления заполнением счетчиков 3i — 3„. Выходной сигнал транзистора 20 подается на запоминающее устройство 9 и перезаписывает информацию на его выводах. Обычно до начала контроля в нем записана логическая единица, поэтому после перезаписи на выходе устройства 9 появляется нулевой логический сигнал (если при включении системы запись в запоминающем устройстве 9 соответствует логическому «О», то в этом случае режим контроля устанавливается автоматически без воздействия управляющих входных сигналов) . Этот нулевой сигнал поступает на делитель 2 с переменным коэффициентом деления и управляющие ключи 10 — 10». Под действием сигнала в делителе 2 изменяется коэффициент деления путем исключения в нем соответствующего числа триггеров. Величина коэффициента деления равна 2", где п — число исключаемых триггеров. Благодаря этому становится возможным сокращение времени контроля, поскольку пропорционально коэффициенту деления изменяется частота счетных импульсов на выходе делителя 2. Этот же нулевой сигнал открывает ключи 10> — 10„, которые пропускают счетные импульсы от генератора 1 на соответствующие счетчики 31 — З„времени. При этом сигнал с выхода транзистора 21 управления заполнением счетчиков 3) — З„инвертируется инвертором 15 и поступает на управляющий вход защитного ключа 14, а также ключевые транзисторы 13 — 13Ä, которые открываются и своим выходным сигналом перезаписывают на выходе оперативных запоминающих устройств 12 — 12„нулевой логический уровень на единичный. Под действием сигнала на управляющем входе защитного ключа 14 последний закрывается на время, достаточное для. перезаписи оперативных запоминающих устройств 12 и блокирует при этом

1223203 поступление счетных импульсов с выхода делителя 2 на счетчики 3i — 3„.

Единичный сигнал с выхода оперативных запоминающих устройств 12 — 12„подается на первые входы логических схем ИЛИ 4 и И 5. Причем на второй вход схемы йЛИ 4 поступает нулевой сигнал с выхода обнуленного триггера 7. На вторые входы всех схем

И 5 подается нулевой сигнал с входа соответствующих оперативных запоминающих ст ойств 12 — 12„, Тогда на входах схемы

ЛИ 4 присутствуют нулевой и единичный уровни, а это значит, что на выходе схемы получают нулевой открывающий сигнал.

На входах первой и остальных схем И 5 присутствуют также единичный и нулевой сигналы, но на их выходе получают уже закрывающий единичный сигнал. Это означает, что первый ключ 10 находится в открытом состоянии, а остальные управляющие ключи 10 — 10„закрыты. Поэтому счетные импульсы поступают только на первый счетчик 3i, который заполняется или дозаполняется (в зависимости от его состояния на момент контроля) до тех пор, пока не наступит полное заполнение. Тогда на его выходе появляется единичный уровень, который подается на S-вход первого RS-триггера 11i, выходной сигнал которого поступает на вход первого оперативного запоминающего устройства 12 и производит в нем снова перезапись информации, формируя на выходе логический «О», а на входе — «1». В этом случае на входах схемы йЛИ 4 присутствуют два нулевых сигнала (с выхода триггера 7 и выхода перезаписанного первого оперативного запоминающего устройства 12 ), поэтому на выходе схемы появляется единичный сигнал, который закрывает первый управляющий ключ 10> и прекращает подачу счетных импульсов на первый счетчик 3 .

В то же время на входах первой схемы

Й 5 присутствуют единичный сигнал с входа первого оперативного запоминающего устройства 12 и уже присутствующий единичный уровень с выхода второго запоминающего устройства 12 . В результате на выходе формируется нулевой сигнал, который открывает теперь уже второй управляющий ключ 10, и начинается заполнение только второго счетчика Зг времени. Процесс последовательного заполнения счетчиков 3i—

3, продолжается до заполнения последнего счетчика 3„, при этом передачи информации между ними н происходит. Таким образом, за первый цикл контроля система приводит все счетчики к одинаковому исходному состоянию (в данном случае к полному заполнению) .

Однако может случиться, что при включении питания на выходе отдельных счетчиков автоматически появляется единичный сигнал, но фактически счетчики остаются незаполненными, т. е. имеет место ложное

4О

50 заполнение. Для устранения такой причины снижения достоверности контроля часов предусмотрен второй цикл заполнения счетчиков без передачи информации между ними.

Этот цикл начинается сразу после заполнения последнего счетчика, что подтверждается единичным выходным сигналом последнего RS-триггера 11». Этот единичный сигнал подается на вход триггера 6, вход многовходовой схемы п И 17 и линию 8 задержки.

При этом изменяется состояние на выходе триггера 6, но еще по-прежнему остается обнуленным триггер 7, так как на его входе формируется после первого цикла только передний фронт опрокидывающего импульса.

Поэтому на второй вход схемы ИЛИ 4 опять поступает нулевой сигнал. С линии 8 задержки единичный сигнал инвертируется инвертором 15, и снова открываются ключевые транзисторы 13 — 13„, которые перезаписывают информацию в оперативных запоминающих устройствах 12 — 12„на выходе которых появляется логическая «1», а на входе — «О». Заполнение счетчиков повторно осуществляется аналогично первому циклу.

После повторного заполнения последнего счетчика З„единичный уровень с выхода последнего RS-триггера 11„снова поступает на вход триггера 6 и опрокидывает его.

При этом формируется на входе триггера 7 импульс и на его выходе вместо нулевого появляется единичный сигнал который поступает на второй вход схемы йЛИ 4. Одновременно, как и в предыдущих циклах, открываются ключевые транзисторы 13 — 13„ и происходит перезапись информации в оперативных запоминающих уст зйствах 12 —

12„. Тогда на входах схемы ИЛИ присутствуют два единичных сигнала, а на выходе появляется открывающий нулевой сигнал.

Первый ключ 10 открывается, и начинает счет первый счетчик 3i. После его заполнения происходит перезапись информации первого оперативного запоминающего устройства, а именно: на выходе появляется «О», на входе — «1». Тогда для схемы ИЛИ И4 будет иметь место один нулевой, а другой единичный сигналы. При этом на выходе ее нулевой уровень не изменяется и первый счетчик 3i начинает повторно заполняться. Он периодически заполняется до тех пор, пока на выходе триггера 7 не изменится единичное состояние на нулевое. После перезаписи информации в первом оперативном запоминающем стройстве 12> на входах первой схемы И 5 присутствуют два единичных уровня, а на выходе ее формируется нулевой сигнал, открывающий второй ключ 10 . После этого параллельно с заполнением первого счетчика 3 происходит заполнение второго счетчика 3 . После его заполнения происходит перезапись информации во втором оперативном запоминающем устройстве, и второй управляющий ключ 10 закрывается, так как на один вход первой схемы Й 5 поступает

1223203

10 и блокирует поступление счетных импульсов 40 на них непосредственно с делителя 2.

При заполнении счетчиков 31 — З„в режиме счета текущего времени происходит передача от счетчика к счетчику и соответствующее изменение информации в них. Если имеет место нарушение передачи сигнала

45 между счетчиками, то эту неисправность легко идентифицировать по отсутствию изменения состояния соответствующих счетчиков.

Результат контроля может выдаваться на индикаторное табло, подключаемое к контрольному выходу.

55 логический «О» с входа первого оперативного запоминающего устройства 12 и «О» — с выхода второго запоминающего устройства 12 после соответствующей их перезаписи. В результате на выходе ее появляется единичный уровень. Тогда открывается третий ключ 10з, поскольку на входах второй логической схемы - И 5 присутствуют единичные уровни, а все остальные ключи, кроме первого, закрыты. При этом одновременно заполняются первый и третий счетчики. Такой процесс счета продолжается, пока одновременно не заполнятся первый и последний счетчики

3i — 3„. Таким образом, первый счетчик 3 производит подсчет импульсов, поступающих на все остальные счетчики 39 — 3„, включая и себя, т. е. его содержимое представляет собой сумму содержимого всех счетчиков

3 — 3„. Зная количество и емкость счетчиков

3 — 3„, используемых в часах, легко заранее определить для них общую сумму подсчета импульсов, которая может использоваться в дальнейшем в качестве контрольной суммы.

Сравнение контрольной суммы с полученной на первом счетчике 3i, после заполнения всех счетчиков 3 „в режиме счета импульсов (третий цикл контроля), реализуется второй многовходовой схемой п И 18.

При совпадении этих сумм на ее выходе формируется единичный логический сигнал, который поступает на третий вход схемы и И 17. На других входах этой схемы уже присутствуют единичные логические уровни с выхода триггера 7 и выхода последнего

RS-триггера 11п, поэтому на ее выходе появляется логический нулевой сигнал, который открывает транзистор 19 отключения режима контроля, происходит перезапись запоминающего устройства 9 с нулевого на единичный уровень. Единичный сигнал устройства 9 переводит систему из режима контроля в режим счета текущего времени, так как этот сигнал устраняет блокировку передачи информации между счетчиками

Формула изобретения

1. Система контроля электронных часов, содержащая и счетчиков времени, схему

ИЛИ, n — 1 схем Й, два триггера, линию задержки, запоминающее устройство и по15

25 зо

35 следовательно соединенные генератор эталонной частоты и делитель, отличающаяся тем, что, с целью повышения достоверности контроля, в нее введены п управляющих ключей, и RS-триггеров, п оперативных запоминающих устройств, защитный ключ, два инвертора, две многовходовые логические схемы п И, транзистор управления заполнением счетчиков, транзистор включения и транзистор отключения режима контроля, и и ключевых транзисторов, причем выход делителя через защитный ключ соединен с последовательной цепочкой, состоящей из первого управляющего ключа и первого счетчика, второго управляющего ключа и второго счетчика, п-ключа и п-счетчика, выходы счетчиков подключены к S-входам соответствующих RS-триггеров, R-входы которых соединены с вторыми входами управляющих ключей и с выходами соответствующих схем Й и схемы ИЛИ, выходы RS-триггеров подключены к входам соответствующих оперативных запоминающих устройств, выходы которых соединены с первыми входами соответствующих схем Й и схемы ИЛИ, при этом вход первого оперативного запоминающего устройства подключен к второму входу первой схемы Й, вход второго — к второму входу второй схемы Й, вход предпоследнего — к второму входу последней схемы И, а вход последнего оперативного запоминающего устройства подключен к входу линии задержки, первой многовходовой схемы и Й и первого триггера, выход которого через второй триггер подключен к второму входу первой многовходовой схемы и И, выходом через транзистор отключения режима контроля соединенной с входом запоминающего устройства, с третьим входом управляющих ключей, кроме первого ключа, и с вторым входом делителя, выход линии задержки через первый инвертор подключен к управляющему входу защитного ключа и через транзистор управления заполнением счетчиков — к выходу второго инвертора, входом соединенного с входами обнуления первого и второго триггеров, выход второго инвертора через транзистор включения режима контроля подключен к выходу запоминающего устройства, выход второго тпиггера соединен с вторым входом схемы ИЛИ, третий вход первой многовходовой схемы и И через вторую многовходовую схему п И подключен к соответствующим информационным выходам первого счетчика времени, выход защитного ключа соединен с четвертыми входами управляющих ключей, кроме первого ключа, а выходы оперативных запоминающих устройств через соответствующие ключевые транзисторы подключены к управляющему входу защитного ключа.

2. Система по п. 1, отличающаяся тем, что, с целью уменьшения времени контроля, делитель выполнен с переменным коэффициентом деления.