Устройство для формирования временных кодов
ОП ИСАНИЕ изовеитиния
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советскик
Социалистических
Республик
6 04 G 3/00 Гввумрствааый квинтет (23) Приоритет (Опубликовано 30. 01.83, бюллетень ¹ 4 СССР йе делам нзебретеннй н нткрытий (53) УДК 681.11 (088.8) Дата опубликования описания 30.01.83 а Е.В. Михайлов, А,И. Захаров, В.В. Казаков, В.Н. ВЪснжрв С,П, Дулетов и Б.И. Аушев Ф Ф (72) Авторы изобретения (7!) Заявитель (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ВРЕМЕННЫХ КОДОВ Изобретение относится к электрон ным измерителям времени и может быть использовано для управления вторичными электронными часами, использующими временные посылки кодов. Известен устройство для формирования временных кодов, содержащее вре" менной задатчик, преобразователь па- раллельного кода в последовательный, делитель частоты, ряд счетных ступеней, логические элементы И и ИД1 и вторичные часы 31 1. Недостатком устройства является значительное время коррекции информации, записанной в счетных ступенях. 15 Наиболее близким по технической сущности к предлагаемому является .устройство для формирования временных кодов, содержащее временной задатчик, преобразователь параллельного кода 20 в последовательный, управляемый де" литель частоты, ряд счетных ступеней. логические схемы И и ИЛИ счетчика, регистр сдвига, логические схемы Й. 2 регистра, блок управления, элемент задержки, логическую схему ИЛИ-НЕ и вторичные часы, причем, первый выход временного задатчика соединен с синх" ронизирующим входом преобразователя параллельного кода в последовательный и входом управляемого делителя часто" ты, выход каждого из логических элементов И счетчика соединен с первым входом логической схемы ИЛИ счетчика, второй вход которой соединен с выхо" дом логической схемы И регистра, а выход каждой из логических схем ИЛИ счетчика соединен с входом своей счетной ступени, выходы которых соединены с входами преобразователя парал" лельного кода в последовательный, а его выход соединен со входом вторичных часов 2 3. Недостатком этого устройства является отсутствие возможности одновре менной автоматической и ручной кор" рекции. 993197 Цель изобретения - расширение функ. циональных возможностей устройства. Поставленная цель достигается тем, что в устройство для формирования временных кодов, содержащее временной задатчик, преобразователь параллель" ного кода в последовательный управляемый делитель частоты, ряд счетных ступеней, логические схемы И и ИЛИ счетчика, регистр сдвига, логические схемы И регистра, блок управления, элемент задержки; логическую схему ИЛИ-НЕ и вторичные часы, причем выход временного задатчика соединен с синхронизирующим входом преобразователя 1-"> параллельного кода в последователь" ный и входом управляемого делителя частоты, выход каждого из логических элементов И счетчика соединен с первым входом логической. схемы ИЛИ счетчика, второй вход которой соединен с выходом логической схемы И регистра, а выход каждой из логических схем ИЛИ счетчика соединен с входом 25 своей счетной ступени, выходы которых соединены с входами преобразователя . параллельного кода в последователь" ный„ а его выход соединен с входом вторичных часов, введены программновременное устройство, управляемый генератор, счетчик-шифратор, ряд счетных ступеней памяти, мультиплексор, первая и вторая логические схемы ИЛИ, при этом первый выход управляемого делителя частоты соединен че- З5 рез первый вход первой логической схемы ИЛИ со всеми первыми входами логических Схем И регистра, а второй выход управляемого делителя частоты соединен с первым входом первой логической схемы И счетчика первой сту" пени, вторые входы логических схем И регистра соединены с соответствующими выходами регистра сдвига и входами логической схемы ИЛИ-НЕ, выход которой соединен с вторыми входами логических схем И счетчика, выход блока управления через первый вход второй логической схемы ИЛИ соединен с входом регистра сдвига и входом элемента задержки, выход которого соединен с третьими входами логических схем И регистра, первый выход программно-временного устройства соединен с входом управляемого генерато- Ы ра, выход которого соединен с входом счетчика"шифратора, первый выход когорога соединен с управляющим входом управляемого делителя частоты, вто- рой - с вторым входом, второй логической схемы ИЛИ, а третий с входами мультиплексора, сигнальные входы которого соединены с первыми выходами счетных ступеней памяти, вторые выходы которых соединены с вторыми входами преобразователя параллельного када в последовательный, а управляеwe входы счетных ступеней памяти соединены с дополнительными выходами программно-временного устройства, выход мультиплексора соединен с вторым входом первой логической схемы ИЛИ, второй выход программно-временного устройства соединен с входом. блока управления. На чертеже приведена блок-схема устройства Устройство для формирования временных кодов с комбинированной коррекцией содержит временной задатчик 1 преобразователь 2 параллельного кода в последовательный, ряд счетных ступеней 4",4,...,й", управляемый делитель 3 частоты, логические схе" мы И 5",5 å ° ° ° 5 и ИЛИ 6",6,...,б" счетчика, регистр 7 сдвига, логичес" кие схемы И 8",8": —,...,S" регистра, блок 9 управления, элемент 10 задержки, логическую схему ИЛИ-НЕ 11, вторичные часы 12, программно-временное устройство 13, управляемый генератор 14, счетчик-шифратор 15, ряд счетных ступеней памяти l6",162,..., 16,, мультиплексор 17; первую и вто« рую логические схемы ИЛИ 18 и 19, причем первый выход временного задатчика 1 соединен с синхронизирующим входом преобразователя параллельного кода в последовательный 2 и входом управляемого делителя 3 чаетоты, выход каждой из логических элементов И счетчика 5",5,...,5" соединен с первым входом логической схемы ИЛИ 6,6,...,6" счетчика, второй вход которой соединен с выходом логической схемы И 8 ",8,...,8" ре-, гистра, а выход каждой из логических схем ИЛИ счетчика 6",6,...,б" соединен с входом своей счетной ступе" ни 4",4,...,4" выходы которых соединены с входами преобразователя параллельного кода в последовательный 2, а его выход соединен с входом вторичных часов 12, первый выход управляемого делителя 3 частоты соединен через первый вход впервой логичесС выхода блока 9 управления по коФ маиде оператора снимается напряжение, длительность которого пропорциональна числу, которое необходимо занести 5 9931 .кой схемы ИЛИ 18 со всеми первыми вхо4 дами логических схем И регистра 8 8,...,8", а второй выход управляе" мого делителя 3 частоты соединен с первым входом первой логической схемы И счетчика 5 первой ступени, вторые входы логических схем И.регистра 8,8,. ° .8" соединены с соответст. вующими выходами регистра 7 сдвига и входами логической схемы ИЛИ-HE 11, о выход которой соединен с вторыми вхо дами логических схем И счетчика 5 2,...,5", выход блока 9 управления через первый вход второй логической схемы ИЛИ 19 соединен с входом-регист 1з ра 7- сдвига и входом элемента 10 задержки, первый выход программно"вре-,. менного устройства 13 соединен. с входом управляемого генератора 14, выход которого соединен с входом счетчика- щ шифратора 15, первый выход которого соединен с управляющим входом управля емого делителя 3 частоты, второй - с вторым входом второй логической схемы ИЛИ 19, а третий " с входами:муль- 25 типлексора 17, сигнальные входы ,которого соединены с первыми выхода ми счетных ступеней памяти 16, 16 »,...,16", вторые выходы которых соединены с вторыми входами преобразо- ЗО ват еля параллель ного кода в последовательный 2, а управляете входы счетных ступеней памя ти 16 ", 16,...,16 " соединены с дополнительными выходами программно-временного устройства 13, выход мультиплексора 17 соединен с вторым входом первой логи" ческой схемы ИЛИ 18, второй выход программно-временного устройства 1.3 соединен с входом блока 9 управления.ао Устройство работает следующим образом. В обычном состоянии, при включении устройства импульсы напряжения, снимаемые с первого выхода временного задатчика 1, поступает на синхронизирующий вход преобразователя параллельного кода в последователь" ный 2. Так как счетные ступени 4", 4,...,4 " могут быть при включении принудительно обнулены, то в первый момент с выхода преобразователя парал. лельного кода в последовательный 2 снимается последовательный код ну$$ леи, поступающии на вход вторичная часов 12. С второго выхода временно, f.o эадатчика 1 снимаются импульсы напряжения, частота повторения которых 97 б кратна частоте импульсов, снимаемых с его первого выхода, чем и достигается синхронизация работы преобразо-. вателя параллельного кода в последовательный 2 со всем устройством. С первого выхода управляемого делителя 3 частоты снимаются импульсы напряже" ния, частота повторения которых ха" рактериэует выбранную единицу отсчета, например секунду, а с второго выхода снимаются импульсы напряжения, частота повторения которых характеризует масштаб времени коррекции информации, Так как в режиме отсчета текущего времени регистр 7 сдвига обнулен, то с выхода логической схемы ИЛИ-НЕ 11 снимается напряжение (логическая единица J, поступающее на вторые входы ло ги чески х схем И 5 ";5,..., 5 " счет" чиков, при этом на выходах логичес" ких схем И регистра 8",8,...,8" на" пряжение отсутствует (логический ноль 3. Благодаря этому импульсы напряже ния, снимаемые с первого выхода уп» равляемого делителя 3 частоты через логические схемы И g" и ИЛИ 6" счетчика, поступают на вход первой счет" ной стуоени 4". Выходные импульсы первой счетной ступени 41 через последовательно соединенные логические схемы И 52 и ИЛИ 6 поступают на вход второй счетной ступени счетчика 4 и т.д. вплоть до последней счетной ступени 4". С информационных выходов всех счетных ступеней 4",4,...,4" код времени поступает на преобразователь параллельного кода в последовательный 2, позволяющий упростить канал передачи информации к вторич" ным часам 12. В режиме коррекции кода текущего времени возможно занесение информации по двум каналам, первый из кото" рых используется непосредственно оператором (ручное управление с ожида" нием сигнала точного времени ), а вто © рой используется при коррекции по сигналам точного времени извне. По первому каналу коррекц ия информации осуществляется следующим об" разом. 7 99319 в старшую счетную ступень 4™, передним фронтом этого напряжения через вторую логическую схему ИЛИ 19 осуществляется управление регистром 7 сдвига, который переключается на одну ступень. В результате этого переключения на выходе логической схемы ИЛИ-НЕ 11 образуется логический ноль напряжение отсутствует /, который поступает на логические схемы И счетчика 51,52,...,5", последние закрываются, благодаря этому информация о текущем времени ни в одну из счетных ступеней 4,4,...,4 не поступает. 15 По истечении некоторого времени, определяемого длительностью задержки элементом 10 задержки, на третьи входы логических схем И 8,8,...,8 регистра поступает напряжение, в результате чего импульсы напряжения, снимаемые с выхода первой логической схемы ИЛИ 18 через логические схемы И регистра 8" и ИЛИ 6" счетчика поступают на вход самой старшей счет- ной ступени 4". На другие счетные ступени 6 П-1 6 импульсы напряжения поступать не будут, так как на вторых входах логических схем И 8,...,8 регистра от" зп 1 и-1 сутствует разрешающее напряжение, снимаемое с очередного выхода регист ра 7 сдвига. Скорость занесения информации определяется в данном случае частотой импульсов,. снимаемых с второго выхо« да управляемого делителя 3 частоты. Так как длительность импульса на-, пряжения, снимаемого с выхода блока 9 управления, пропорциональна за- 4 носимому числу импульсов, снимаемых с временного задатчика 1 и заносимых s счетную ступень 4, то в момент окончания импульса выходное напряжение блока 10 задержки времени тоже 4> становится равным нулю. Число, которое было занесено в первую счетную ступень счетчика, может быть проконтролировано на вторичных часах 12. Пр и поступлении второго импул ь са напряжения на вход регистра 7 сдвига и элемента 10 задержки на втором выходе регистра 7 сдвига появляется напряжение, на первом же его выходе оно становится равным нулю: элемент 10 задержки в данном случае устраняет влияние фронтов напряжения при пере7 8 ключении регистра сдвига на счетные ступени 4 " и 4" ", Длительность импул ьса, снимаемого с выхода блока 9 управления, пропорциональна второму числу, заносимому в очередную счетную ступень 4" 1. По истечении., некоторого времени, определяемому элементом 10 задержки, на третьи входы логических схем И 8" 8 . ..,8 поступает напряжеиие, в ре" зультате чего импульсы напряжения, снимаемые с выхода управляемого делителя 3 частоты через первую логическую схему ИЛИ 18, поступают на первый h-1 вход логической схемы И 8 регистра и с выхода последней импульсы напряжения через логическую схему ИЛИ 6" " Ь-1 поступают на вход счетной ступени 4 На другие счетные ступени импульсы на пряжения поступать не будут, так как на всех вторых входах логических схем И регистра отсутствует разрешаюо щее напряжение, снимаемое с очередного выхода регистра 7 сдвига. Для занесения информации в последующие счетные ступени с выхода блока 9 управления снимается очередной импульс напряжения и весь цикл занесе" ния информации повторяется. После занесения числа в первую счетную ступень 4" регистр 7 сдвига обнуляется и устройство формирует временной код в обычном режиме. При использовании второго канала коррекции, предварительно с помощью программно-временного устройства 13 в каждую из счетных ступеней памяти 16,16,...,16" заносится определенное число, которое необходимо занести в счетные ступени 4 41 !2 4н При поступлении внешнего командного импульса коррекции на вход программно-временного устройства 13, последнее блокирует блок 9 управле" ния и запускает на время коррекции управляемый генератор 14. Импульсы напряжения высокой частоты, снимаемые с выхода управляемого генерато». ра 14, поступают на вход счетчикашифратора 15, который первоначально на все время коррекции закрывает (блокирует ) управляемый делитель 3 частоты напряжением, снимаемым с его первого выхода, затем коротким импульсом нвпряжения, снимаемым с выхода А обнуляет все счетные ступени 4,4-,...,4 по их обнуляющим входам А. Следующим импульсом напряже99319 Формула изобретения 9 ния, снимаемым с третьего выхода .счетч ика-шифратора, через вторую логическую схему ИЛИ регистр 7 сдвига вдвигается на одну-ступень, поэтому на выходе логической схемы ИЛИ"НЕ 11 образуется уровень логического нуля, логические схемы И 5,5,..., " за2,- п крываются и передача импульсов из любой счетной ступени 4,4,...,4 в другую не происходит. Затем с четвертого выхода счетчика-шифратора 15 :снимается код напряжений, поступающий на управляющий вход мультиплексора 17, который преобразует код чис" ла, записанного в последней счетной ступени памяти 16, в количество импульсов, соответствующее этому коду. Импульсы напряжения, снимаемые с выхода мультиплексора 17, через первую логическую схему ИЛИ 18 поступают в на все первые входы логические схем И 8",8,...,8" регистра, а так как все разрешающие напряжения присутстя вуют только на логической схеме И 8 регистра, на третий вход которой раз»25 . решающее напряжение поступило с выхода элемента 10 задержки после сдвига регистра 7 сдвига, то импульсная последовательность, характеризующая заносимое число через логические схе"30 мы И 8" и ИЛИ 6 " регистра, поступает И в старшую счетную ступень 4 По окончании занесения информации в самую старшую ступень 4 с третьегс выхода счетчика-шифратора 15 снимается очередной импульс напряжения, который через вторую логическую схе" му ИЛИ 19 поступает на вход элемен" та 10 задержки и вход регистра 7 сдвига,,последний переключается и с его второго выхода снимается разрешающее напряжение, поступающее на второй вход логического элемента И 8" "регистра, íà его третьем входе разрешающее напряжение появится через некоторое время, определяемое элементом l0 выдержки, с четвертого выхода счетчика-шифратора 15 снимается код напряжений, поступакщий на управляв" щий вход мультиплексора 17, а с еговыхода преобразованный код напряже" ний поступает на вход первой логичес;кой схемы ИЛИ 18, с выхода которой через логические схемы И 8 и NJN б л- л-1 регистра, поступает на вход последуюи-1 Я щей счетной ступени 4 ..После занесения информации в счетную. ступень 4" с третьего выхода счетчика-шифратора снимается очередной импульс напряже7 1О ния, который управляет регистром 7 сдвига, Далее весь процесс занесения повторяется. По окончании коррекции в самой младшей ступени 4" регис тр 7 сдвига обнуляется, управляемый делитель 3 частоты и блок 9 управления разблоки руется, на выходе логической схемы ИЛИ-НЕ 11 образуется логическая единица и устройство работает в обычном режиме. Следует отметить, что частота управляемого генератора достаточно высока по сравнению с выходными импульсами управляемого делителя частоты, поэтому коррекция информации в счетных ступенях осуществляется весьма быстро и не влияет на точность показаний. Информация записанная в ступенях памяти 16",! 6,...,16 может быть отображена на вторичных часах 12 по отдельной команде, что представляет собой удобство при работе с издели" ем. Устройство для формирования временных кодов, содержащее временной эадатчик, преобразователь параллель" ного кода -в последовательный, управляеиий делитель частоты, ряд счетных ступеней, логические схемы И и ИЛИ счетчика, регистр сдвига, логические схемы И регистра, блок управления, элемент задержки, логическую схе" му ИЛИ"НЕ, вторичные часы, причем первый выход временного задатчика соединен с синхронизирующим входом пре" обраэователя параллельного кода в последовательный и входом управляемого делителя частоты, выход каждого из логических элементов И счетчика соединен с первым входом логической схемы ИЛИ счетчика, второй вход которой соединен с- выходом логической схемы И регистра, а выход каждой из логических схем. ИЛИ счетчика соединен с входом своей счетной ступени, выходы которых соединены с входами преобразователя параллельного кода в последовательный, а его выход co" единен с входом вторичных часов, о тл и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства, в него введены программно-временное устройство, упВНИИПИ Заказ 453/62 Тираж 409 Подписное Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 11 99319 равляемый генератор, счетчик-шифратор,. ряд счетных ступеней памяти, мультиплексор, первая и вторая логические схемы ИЛИ, при этом первый выход управляемого делителя частоты со- g единен через первый вход первой логической схемы ИЛИ с всеми первыми вхо.дами логических схем И регистра, а второй вход управляемого делителя частоты соединен с первым входом пер- 0 вой логической схемы И счетчиков пер" вой ступени, вторые входы логических схем И регистра соединены с соответствующими выходами регистра сдвига и входами логической схемы ИЛИ-НЕ, вы- 15 ход которой соединен с вторыми входами логических схем И счетчика, выход блока управления через первый вход второй логической схемы ИЛИ соединен с входом регис тра сдви га и входом эле о мента задержки, выход которого соединен с третьими входами логических схем И регистра, первый выход программно-временного устройства соединен с входом управляемого генератора, вы- 5 7 12 ход которого соединен с входом счет" чика-шифратора, первый выход которого соединен с управляющим входом управ" ляемого делителя частоты, второй - с вторым входом второй логической схе" мы.ИЛИ, а третий - с входами мультиплексора, сигнальные входы которого соединены с первыми выходами счетных ступеней памяти, вторые выходы которых соединены с вторыми входами пре" образователя параллельного кода в последовательный, а управляемые входы счетных ступеней памяти соединены с дополнительными выходами программновременного устройства, выход мультиплексора соединен с вторым входом первой логической схемы ИЛИ, второй выход программно-временного устройства соединен с входом блока управления. Источники информации, принятые во внимание при экспертизе 1, Патент ФРГ Nà 2818370, кл. G 0 6 F 3/16, опублик. 09, 11 . 78. 2. Патент США Ф 4045952, кл. 58/232, опублик. 06.09.77.
