Сигнатурный анализатор

 

Изобретение относится к вычислительной технике и может быть использовано для контроля дискретных объектов. Целью изобретения является повьшение надежности сигнатурного анализатора за счет обеспечения контроля за правильностью процесса формирования сигнатур анализируемых последовательностей . Для дос тижения цели в сигнатурный анализатор, содержащий N формирователей сигнатур, блок установки нуля, блок формирования интервала обработки входных последовательностей , блок синхронизации, коммутатор, знаковый генератор, блок сравнения, блок памяти и блок индикации , дополнительно введены N блоков контроля и группа элементов ИЛИ. I ил. (Л СО ю со

СО1ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК.„SU „„1223230 (51) 4 С 06 F 11 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ц "; "

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ, ф с

-"--"""" (21) 3593306/24-24 (22) 20.05.83 (46) 07.04.86. Бюл. 13 (71) Московский ордена Трудового

Красного Знамени инженерно-физический институт (72) М.А.Иванов, А.П.Кларин, В.Г.Тышкевич и А.И.Фирсов (53) 681.3 (088.8) (56) Авторское свидетельство СССР

11 913385, кл. G 06 F ll/16, 1981.

Авторское свидетельство СССР

В 890396, кл. С 06 F 11/00, 1980. (54) СИГНАТУРНЫЙ АНАЛИЗАТОР (57) Изобретение относится к вычислительной технике и может быть использовано для контроля дискретных объектов. Целью изобретения является повышение надежности сигнатурного анализатора за счет обеспечения контроля за правильностью процесса формирования сигнатур анализируемых последовательностей. Для достижения це/ .лн в сигнатурный анализатор, содержащий N формирователей сигнатур, блок установки нуля, блок формирова-. ния интервала обработки входных последовательностей, блок синхронизации, коммутатор, знаковый генератор, блок сравнения, блок памяти и блок индикации, дополнительно введены N блоков контроля и группа элементов

ИЛИ. 1 ил.

1223230

Каждый блок 6 контроля содержит регистр 17 разрядностью (M+)),ãäå

М вЂ” разрядность регистра 16 сдвига, два элемента )8 и 19 задержки, сумма.тор 20 по модулю два, узел 21 сравнения, элемент ИЛИ 22, второй элемент

И 23, триггер 24, первый элемент И 25,35 причем синхровход и информационный вход блока 6 соединены соответственно с входами первого 18 и второго 19 элементов задержки, установочный вход блока 6 соединен с нулевым вхо- 40 дом триггера 24 и входом установки в ноль регистра 17, стробирующий вход блока 6 соединен с первым входом первого элемента И 25, первый вход группы информационных входов блока 6 сое- 45 динен с первым информационным входом регистра 17, второй вход группы информационных входов блока 6 соединен с вторым информационным входом регистра 17 и первым входом сумматора 20 50 по модулю 2, (М-1) входов группы информационных входов блока 6 соединены с (М-1) информационными входами старших разрядов регистра 17 и первой группой входов узла 21 сравнения, 55 выход первого элемента И 25 является выходом ошибки блока 6 контроля.

Изобретение. относится к вычислительной технике и может использоваться для контроля дискретных объектов.

Целью изобретения является повышение надежности сигнатурного анализатора за счет обеспечения контроля за правильностью процесса формирования сигнатур анализируемых последовательностей.

На чертеже представлена структурная схема сигнатурного анализатора.

Схема содержит информационные входы 1, синхровход 2, управляющий, вход 3, N формирователей 4 сигнатур по числу информационных входов, N первых элементов ИЛИ 5, N блоков 6 контроля, блок 7 установки нуля, блок 8 формирования интервала обработки входных последовательностей, блок 9 синхронизации, коммутатор 10, знаковый генератор 1) блок 12 сравнения, блок 13 индикации, блок 14 памяти.Каждый формирователь 4 сигнатур содержит сумматор 15 по модулю два и регистр 16 сдвига, разрядность которого определяется степенью образую.щего полинома.

t0

Анализатор работает следующим образом.

Логические выражения сигналов на .с выходах сумматора 20 по модулю два .и узла 21 сравнения соответственно имеют следующий вид:

q, О+ а-„О+ q О+. ° О q„„) (1) (q P+q ) v (q P+q ) x(q„, Q+ q„) (2) где q и q; — содержимое )-х разрядов регистров 16 и 17 соответственно, а-„— сигнал на выходе элемента 19 задержки.

Соотношение задержек, вносимых элементами 18 и 19, удовлетворяет соотношению с, а . = Т/2, где Т вЂ” период следования синхроимпульсов.

Блок 8 определяет интервал обработки двоичных последовательностей, снимаемых с различных точек исследуемой схемы. Сигнал, приходящий на вход

3 анализатора, определяет окно измерений. С приходом этого сигнала блок 7 вырабатывает импульс, устанавливающий в исходное состояние регистры 16 сдвига, регистры 17 и триггеры 24. На выходе блока 8 появляется последовательность синхроимпульсов, поступающих на синхровходы регистров )6. После завершения процесса формирования сигнатур на выходе блока 8 появляется сигнал, поступающий на соответствующие входы блоков 6 контроля и вход блока 9 синхронизации.

Полученные сигнатуры через комму- татор 10 поступают на генератор )1 знаков и входы блока )2 сравнения.

На другие входы блока )2 сравнения поступают кодовые эталоны из блока

14 памяти. Синхронная работа блока

14 памяти, коммутатора 10 и блока 13 индикации обеспечивается блоком 9 синхронизации, который начинает работу после окончания каждого временного интервала обработки входных последовательностей, вырабатывает синхронизирующие импульсы и переключает коммутатор таким образом., чтобы ои мог выдавать на своих выходах коды всех регистров )6 сдвига последовательно. Синхронно с этим формируются адреса ячеек блока 14 памяти, в которых хранятся соответствующие кодовые эталоны. В блоке 12 сравнения происходит сравнение кодов, поступающих одновременно из блока 14 памяти и коммутатора 10, при обнаруже1223230

t0

55 нии несоответствия управление передается блоку 13 с целью индикации ошибки. В знаковом генераторе 11 происходит преобразование полученных сигнатур в вид, удобный для восприятия.

Процесс формирования сигнатуры для частного случая образующего полинома y/х/=1+х +x +x + x описывается следующими уравнениями:

q, (t+1 ) =a(t)8q7 (t)ceq9 (t)o

®q (.) Е „(t); (3) где q;(t) и q.(t+I) — значения i-ro разряда регистра 16 сдвига соответст.венно до и после прихода синхроимпульса;

a(t) — значение анализируемого рвврдда вхсдвай лсследсввтвлввсств.

Если длв всех i (i=l, М-I) выполняется условие q = q где

Р

i +1

- содержимое i-го разряда регист1 ра 17, на выходе узла 21 сравнения в силу выражения (2) присутствует потенциал логического нуля, если хотя бы для одного i равенство не выполняется, на выходе узла 21 присутствует потенциал логической единицы.

Таким образом, если не выполняется условие (3), сигнал логической единицы с выхода сумматора 20 по модулю два, пройдя через элемент 22 на вход элемента 23, в момент появления импульса иа выходе элемента 18 задержки вызовет появление на выходе элемента 23 сигнала ошибки. Если не выполняется условие (4), то появление сигнала ошибки будет вызвано сигналом логической единицы с выхода узла 21. Сигнал ошибки устанавливает в единичное состояние триггер 24.

Импульс с выхода блока 8, определяющий момент окончания окна измерений, появляясь на входе элемента 25, на .другом входе которого присутствует потенциал логической единицы с выхода триггера 24, вызывает появление на выходе блока 6 контроля сигнала ошибки, который, пройдя через соответствующий элемент ИЛИ 5, сбрасывает в ноль все разряды регистра 16 сдвига (или заносит в регистр 16 сдви.га какой-либо другой, вполне опреде ленный код).

Таким образом, если в каком-либо из блоков 4 в процессе формирования сигнатур анализируемых последовательностей произошел сбой, перед началом работы блока 9 синхронизацни в регистре 16 сдвига соответствующего формирователя 1сигнатур устанавливается код, позволяющий при индикации выявить данное нежелательное событие.

Формула изобретения

Сигнатурный анализатор, содержащий N формирователей сигнатур по числу информационных входов анализатора,. блок формирования итнтервала обработки входных последовательностей, коммутатор-, блок синхронизации, блок установки нуля, блок памяти, знаковый генератор, блок сравнения, блок индикации, причем первый и второй информационные входы блока индикации

20 соединены соответственно с выходами знакового генератора и блока сравнения, управляющий вход блока индикации соединен с управляющим входом коммутатора, входом блока памяти и выходом блока синхронизации, вход запуска которого соединен с первым выходом блока формирования интервала обработки входных последовательностей, второй выход которого подключен к синхровходам формирователей сигнатур, информационные входы которых являются информационными входами анализатора, первые группы выходов формирователей сигнатур соединены с соответствующими группами информационных входов коммутатора, группа выходов которого связана с группой входов знакового .генератора и первой группой информационных входов блока сравнения, вторая. группа информационных входов ко40 торого соединена с группой выходов блока памяти, синхровход анализатора соединен с синхровходом блока формирования интервала обработки входных последовательностей, вход запуска анализатора соединен с входом -3anYcKa блока формирования интервала обработки входных последовательностей и входом запуска блока установки нуля, каждый формирователь сигнатур содержит регистр сдвига и сумматор по модулю два, первый вход которого является информационным входом формирователя сигнатур, группа входов сумматора по модулю два соединена с группой выходов регистра сдвига, определяемых видом образующего многочлена, выход сумматора по модулю два соединен с информационным входом регист1223230 ра сдвига, синхровход и вход установки в ноль регистра сдвига являются соответственно синхровходом и входом установки в ноль формирователя сигнатур, группа разрядных выходов регистра сдвига является первой группой выходов формирователя сигнатур, выход сумматора по модулю два является первым выходом второй группы 10 выходов формирователя сигнатур, выход первого разряда регистра сдвига является вторым выходом второй группы выходов формирователя сигнатур, выходы (М-1) старших разрядов регист- iS ра сдвига, где M — разрядность ре- . гистра сдвига, являются (M-1) выходами второй группы выходов формирователя сигнатур, о .т л и ч а ю щ и й— с я тем, что, с целью повышения 20 надежности эа счет обеспечения контроля за правильностью процесса формирования сигнатур анализируемых последовательностей, он содержит N блоков контроля и группу элементов 25

ИЛИ, выходы которых соединены с входами установки в ноль соответствующих формирователей сигнатур, вторые группы выходов которых соединены с группами информационных входов соответствующих блоков контроля, установочные входы которых соединены с первыми входами элементов ИЛИ группы и выходом блока установки нуля, выходы ошибки блоков контроля соединены с вторыми входами соответствующих элементов ИЛИ группы, синхровходы блоков контроля соединены с синхровходами формирователей сигнатур, информационные входы блоков контроля подключены к информационным входам соответствующих формирователей сигнатур, стробирующие входы блоков контроля соединены с входом запуска блока синхронизации, каждый из блоков контроля содержит два элемента задержки, два элемента И, элемент ИЛИ, сумматор по модулю два, узел сравнения, регистр и триггер, нричем синхровход и информационный вход блока контроля соединены соответственно с входами первого и второго элементов задержки, установочный вход блока контроля соединен с нулевым входом триггера и входом установки в ноль регистра, стробирующий вход блока контроля соединен с первым входом первого элемента И, первый вход группы информационных входов блока контроля соединен с первым информационным входом регистра, второй вход группы информационных входов блока контроля соединен с вторым информационным входом регистра и первым входом сумматора по модулю два, выход первого элемента задержки соединен с синхровходом регистра и первым входом второго элемента И, (M-1) входов группы информационных входов блока контроля соединены с соответствующими (М-1) информационными входами старших разрядов регистра и входами первой группы входов узла сравнения, группа выходов регистра, определяемых видом образующего многочлена соответствующего формирователя сигнатур, соединена с группой входов сумматора по модулю два, (М-1) выходов старших разрядов регистра соединены с соответствующими входами второй группы входов узла сравнения, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом сумматора по модулю два, второй вход которого соединен с выходом второго элемента задержки, выход элемента ИЛИ соединен с вторым входом второго элемента И, выход которого соединен с единичным входом триггера, выход которого соединен с вторым входом первого элемента И, выход которого является выходом ошибки блока контроля.

1223230

Составитель С.Старчихин

Редактор А.Шандор Техред Л.Олейник

Корректор М.Максимиптинец

Филиал ППП "Патент", г.Ужгород, ул.Проектная,4

Заказ 1715/52 Тираж 671 подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-.35, Раушская наб., д.4/5